同步多时钟网络时序约束问题

archertake · 发表于 2015-1-1 11:22:08

您需要登录才可以下载或查看，没有账号？注册

x

设计如图所示，顶层模块下需要一个分频器产生多个时钟供给各个模块，模块之间有数据连接。想问一下各位大神以下两个问题：（1）子模块U1，U2,U3之间的时钟路径应该怎么设置？
（2）输入输出的端口怎么约束？

trippa · 发表于 2015-1-2 11:15:57

回复 1# archertake

定义好master_clock和slave_clock关系，Data_in延时相对于Clk1，输出延时相对于Clk3

archertake · 发表于 2015-1-2 11:44:36

回复 2# trippa

谢谢你的回答，我想问一下，模块U1,U2,U3之间的路径需要额外设置什么吗？比如说类似于set_false_path之类的。

trippa · 发表于 2015-1-2 12:04:29

回复 3# archertake

你的这个应该是同步时钟，不需要设置虚假路径

fangwang85 · 发表于 2015-1-14 08:05:47

回复 3# archertake

最后怎么解决的可以分享一下吗

[求助] 同步多时钟网络时序约束问题