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[求助] DC综合warning求助

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发表于 2014-12-23 22:16:31 | 显示全部楼层 |阅读模式

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在设计一个简单的数字时钟时进行dc综合时出现warning Warning: In design 'minute', cell 'C110' does not drive any nets. (LINT-1) 有好几个模块都有类似的问题,一直找不出问题,求高人指点

附minute模块代码:

module minute
(clk,rst,isread,read_minute,co_sec,out_minute,co_min
);
input clk;                  
input rst;                      //复位
input isread;                  //配置启动使能信号
input co_sec;                  //秒进位
input [5:0] read_minute;       //配置数据

output co_min;                 //分进位
output [5:0] out_minute;

reg [5:0] minutes;            //驱动out_minute
reg en_min;                   //驱动co_min
always @(posedge clk or negedge rst)  
if(!rst)
    begin
      minutes <= 6'd0;
      en_min <= 1'b0;
    end
else if (isread)                 //配置信号使能  数据从配置读入信号进行输出
      minutes <= read_minute;
else if ((co_sec == 1) && (minutes == 6'd59))
    begin
      en_min <= 1'b1;                     //进位
      minutes <= 6'd0;                    //清零
    end
else if (co_sec == 1)                   //分+1
    begin
      minutes <= minutes + 1'b1;
     
en_min <= 1'b0;
    end
else en_min <= 1'b0;   
assign out_minute = minutes;
assign co_min = en_min;
endmodule



希望各路大神多指点!!!!!!!!!!!!!!不胜感激!!!!!!!!!!
发表于 2014-12-31 20:00:25 | 显示全部楼层
回复 1# xidian704
    帮顶顶
发表于 2015-1-4 14:15:52 | 显示全部楼层
我也碰到过相同的问题,
对RTL 做lint check,
也没有发现no load 的 cell,
dc使用report design 也没有报这个问题
所以我怀疑,
是不是DC在translate 的时候,RTL 转为gtech时,警告可能会出现了多余的cell
在后面compile和mapping的时候,软件自己把多余的cell拿掉了
期待高人解释
发表于 2015-1-4 14:50:07 | 显示全部楼层
没关系吧, ignore吧,
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