FPGA输出时钟抖动问题

eqgyzgs · 发表于 2014-11-27 20:33:08

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本帖最后由 eqgyzgs 于 2014-11-27 20:34 编辑

有块板子，硬件画板的时候没注意使用专用的时钟输出引脚，FPGA提供给DAC的时钟使用的是普通引脚，结果使得DAC的时钟端的时钟严重失真而不能工作

示波器1s余晖显示

频谱仪测量结果

频谱仪测量结果
DAC的工作时钟是62M的

求教有没有什么办法可以弥补的？通过Quartus II在设计中添加布线约束是否可行？或者使用什么硬件电路能恢复原有时钟信号的吗（DAC时钟端串联着一个可选电阻）？

418478935 · 发表于 2014-11-27 21:01:09

62M的速度速度又不高就算不走专用输出IO 应该关系不大吧
用 altddio 试试

418478935 · 发表于 2014-11-27 21:02:31

看看锁相环的供电基准时钟的质量怎么样

flyboy · 发表于 2014-11-28 10:08:44

从波形上看这不是抖动的问题呀是你电源或者地的问题呀

eqgyzgs · 发表于 2014-11-28 16:41:59

回复 3# 418478935

锁相环供电应该没问题吧，不然系统不会运行起来；时钟源是TCXO，示波器和频谱仪观测结果都很好

eqgyzgs · 发表于 2014-11-28 16:43:00

回复 4# flyboy

电源或者地？你的意思是DAC的地线没连上？或者是DAC的供电有问题是吗？

acgoal · 发表于 2014-11-28 21:13:46

我觉得不是没有使用专用时钟输出管脚的问题，一般的需要用专用时钟输入，输出倒没有那么讲究。驱动电平够就可以了。你这个可能是板子的稳定性。

65672597 · 发表于 2014-11-29 09:00:20

请排查硬件问题和你的测试方法

65672597 · 发表于 2014-11-29 09:00:58

请排查硬件问题和你的测试方法，跟FPGA设计无关

bluray · 发表于 2014-12-1 14:07:40

先查查接地吧~

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