如果想设计ring VCO需要哪些指标呢？

fuyibin

   

回复  fuyibin
   好生佩服，你太牛了中心频率为100MHz，调节范围在80MHz到200NHz，全温度范围，全co ...
beyond某人 发表于 2014-11-21 18:47

                               
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我觉得你自己没有把问题描述清楚
pll有crystal作为reference clock
如果仅仅是on chip oscillator，频率当然会随corner变化
没有特殊工艺支持的话，需要做 calibration

beyond某人

回复 11# fuyibin


   我们的系统时钟不是PLL，只是个OSC，可以trimming，trimming range为80MHz到120MHz，时钟的问题就是ss和ff corner下精度达不到要求，有的芯片高温时时钟就没了

idaidayou

回复 12# beyond某人

仿真中能达到1%的精度，测试也不一定。工艺的偏差容易使得OSC在某个corner的温漂大于1%。

beyond某人

回复 13# idaidayou


   对啊 所以说，时钟不稳定，精度很容易就变了，应该是电路没有设计好

albert_eetop

Phase Noise and Jitter in CMOS Ring Oscillators,非常经典的论文！

beyond某人

回复 15# albert_eetop


   恩 在看abidi的这个文章，略晕

薛定谔的太极拳

好文章。。。。大牛写的。。。。

beyond某人

回复 15# albert_eetop

你好，我采用的是maneatis结构，也就是symmetric load，我想计算一下delaycell
的电流，假设我的频率f0=100MHz，精度
要求1%，根据abidi的公式，假设两个veff
都为0.2，Vop=Vswing=0.8V，
公式左边就等于1ns^2
最终计算出来的电流才0.8nA，
哪里出了问题呢？还是计算公式不正确，应该用
其他的公式？

beyond某人

回复 18# beyond某人

uestc_cjh

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