Cortex-A9 MP core L2 cache 功能仿真

dzkxybx

手头有个项目，是Cortex-A9 MP core 的SOC，有一个PL310的level cache。仿真发现系统inter ram 没有初始化的时候（都是X），L2 cache的功能仿真不过去，也没有办法debug，只知道初始化inter ram就能过，有谁知道这个有什么讲究么？
还有之前做SPARC leon3也是，某块DDR空间也要做初始化。不然cache也功能仿不过去。
谢谢

dzkxybx

好没人气呢，没人晓得么。

ayamitek

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ayamitek

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    辛苦了楼主

ayamitek

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    thanks for sharing

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请问楼主方便透露一下该A9的IP可以在哪里获取吗