verilog阻塞赋值问题

christsong · 发表于 2014-9-15 16:25:57

回复 9# 成长中的原始人

是的，只运行一次

christsong · 发表于 2014-9-15 16:27:42

回复 7# cutfor

#10时刻执行clk = 0；执行的是阻塞赋值，为什么还会触发always模块呢？要是这样的话，阻塞和非阻塞还有什么区别？

orlye · 发表于 2014-9-15 20:32:19

我感觉阻塞赋值不是这么理解的。
阻塞赋值只对同一个begin end块内有阻塞效果，例如
a=b;
c=a;
那么肯定会等a=b完成了再执行c=a
不同的inial、always块是并行执行的，不会阻塞

成长中的原始人 · 发表于 2014-9-16 13:20:23

回复 10# christsong

结果没有错，理解好并行还有初始化

tianguau · 发表于 2014-9-16 15:06:10

8楼是对的

小飞侠2009 · 发表于 2014-9-16 15:59:50

回复 8# orlye

reg默认初始值应该是x吧。。。。

cutfor · 发表于 2014-9-16 19:50:48

回复 12# christsong

这。。。我竟然无言语对！不知道你的仿真激励文件是怎么写的。。。
触发Always模块的是事件！

sonson2008 · 发表于 2014-9-19 14:29:18

自己驱动自己。。

wh1105 · 发表于 2014-9-20 01:53:51

Do you understand what is the blocking and none-blocking assignment?

none-blocking example: That is the register element.

always @(posedge CLK or negedge RESETN)
  if(~RESETN)
   A <= 1'b0;
  else
   A <= B;

blocking assignment: That is the combination circuit

always @*
if(~RESETN)
   A = 1'b0;
else if(signal_c | singal_d)
   A = B;

wgej1987 · 发表于 2014-9-20 15:16:26

看到这么写，有点蛋疼。

[求助] verilog阻塞赋值问题

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