请教一个关于数字电路竞争冒险的问题

mazifa · 发表于 2014-8-27 18:34:11

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本帖最后由 mazifa 于 2014-8-27 18:35 编辑

各位大大，
   请教一下，如果一个D触发器的输出端(Q)与其时钟端(CK）做逻辑，会不会容易产生竞争冒险？
例如：
always @ (posedge ck or negedge rstn)
      if ( !rstn )
         Q <= 1'b0;
      else
         Q <= D;
assign Y = Q | CK;

因为帖子是在我个人电脑发的，没有任何电路的画图工具，只能写成代码形式发上，请各位大大知道的说下，谢谢。。。

mazifa · 发表于 2014-8-27 18:35:02

自己顶个，求解答。。。

cutfor · 发表于 2014-8-27 21:35:21

CK总是比Q更快到达或门，那么应该不会产生竞争冒险！

Timme · 发表于 2014-8-28 01:05:33

满足clock gating check就不会

mazifa · 发表于 2014-8-28 09:20:03

回复 3# cutfor

谢谢，我也觉得不会有。。。但是感觉很不靠谱。。。

mazifa · 发表于 2014-8-28 09:21:00

回复 4# Timme

谢谢，这个是模拟电路的同事请教的问题，不会经过数字综合的。

goswami · 发表于 2014-8-28 10:27:32

推荐一个器件手册, ICS8543, 带时钟同步使能的器件非常多, 许多高速的数字电路都有这个功能，里面就有时钟信号的运算, 实际在FPGA里完全可以自己实现两个不同频率的时钟的无毛刺切换电路,但一般不这样做，并不是不能，而是器件里有现成的，当然，自己做的会带入大的时钟skew, 时序分析会有点麻烦

warming89 · 发表于 2014-8-28 12:09:27

个人认为不会的，输入同时跳变才会导致冒险竞争，这两个输入显然独立嘛！

mazifa · 发表于 2014-8-28 19:46:12

回复 7# goswami

嗯，谢谢

mazifa · 发表于 2014-8-28 19:47:20

回复 8# warming89

我也这么觉得，哈哈

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