Simulation——后仿真（LOD效应）

孟良1988 · 发表于 2014-8-15 10:53:30

回复 9# lvbenqiang123

呵呵是的，后来我想明白了！谢谢你的提醒

wp8804 · 发表于 2014-8-15 12:40:21

提取参数时 no rc并不是什么都不提的，提取的只是MOS管寄生参数的，没有其他的参数，如连线电容，电阻什么的是没有的

lvbenqiang123 · 发表于 2014-8-16 00:22:57

回复 11# 孟良1988

问题的原因是什么？

孟良1988 · 发表于 2014-8-17 09:47:39

回复 13# lvbenqiang123

因为版图不是我完成的，为了匹配所以将管子尺寸打断了——导致了这个原因！

zaelste · 发表于 2014-8-17 15:11:43

LOD is length of diffusion, 主要原因是当器件沟到很短, STI TRENCH引起的STRESS会对 AS, BORON, 等DOPANTS 产生漂移的影响, 从而影响VTH和VDSAT

孟良1988 · 发表于 2014-8-20 09:18:50

回复 15# zaelste

是的！

jimipage · 发表于 2015-2-15 15:06:53

回复 14# 孟良1988

"将管子尺寸打断了"是什么意思？没有完整的连在一起，而是分几段？

wyfchinaitlab · 发表于 2017-11-14 16:36:58

学习了

seuer · 发表于 2020-11-12 14:19:43

向前辈学习

此系封 · 发表于 2021-5-20 21:05:58

victor0o0 发表于 2014-8-15 09:44
你要能把版图上提出来的SA/SB等参数填进去，前仿也能仿真出来

您好，请教一下lvs的时候会对比自己填的SA/SB/SD等值吗？比如说我设计的时候就考虑了LOD，已经设计好了SA/SB/SD等值，如果layout不满足这个就报错，这个能做到吗？

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