PLL带内噪声 版图设计问题

jkli022

只要改一个地方，把 lpf 接到VCO的地，准确的说 v2i 和 lpf 必须是一个地，否则都是扯淡
其实我现在做pll  ...
fuyibin 发表于 2014-8-2 08:39

                               
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谢谢您的建议。最近比较忙，没有上网。请问v2i是指哪个模块？按照您的说法，如果用两套地的话，是数字分频器+PFD+cp一个地，VCO+CML+LPF一个地吧？以前没设计过频综，现在带内噪声较差，也分析不出原因来。个人还是认为是版图的原因。

jkli022

cml buffer is a large current block with large vdd ripple, it may decrease vco phase noise.
differ ...
idaidayou 发表于 2014-8-1 17:19

                               
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谢谢您，第一句话没看明白，英语水平不行。电源肯定是会有影响，但通过测试发现，不是主要原因。在版图设计时，电源处放了大量的滤波电容，通过仿真不容易仿真DC线的影响。

jkli022

回复  fuyibin


    原理是比较明显的，之前做了一个，总之还是感觉很蛋疼。布局走线什么的限制有点大 ...
hszgl 发表于 2014-8-4 15:38

                               
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您好，请问你觉得版图的电源盒地应该如何处理呢？谢谢

hszgl

回复 13# jkli022


    fuyibin说的很清楚了，不要让大噪声电流流经敏感电路的区域。

liuycto

回复 7# fuyibin
layout上共地，是通过共用IO，还是在core layout时就已经共地了？
此外您电路的功耗多大，？pll频率输出范围以及实测相噪结果怎样？

jkli022

回复 14# hszgl
我现在的版图，数字模块的电流和模拟模块的电流应该是没有交错的。只是因为无源LPF没有电流，我把它和数字部分共地了。按照fuyibin 的说法，应该和VCO共地，不清楚是不是这个原因？

hszgl

回复 16# jkli022


    不光要注意信号线，电源线和地线的交错也要考虑，虽然原理电路中地电位是0，但实际上，数字地到外部地之间还是会存在一定的电阻，在大电流通过时，地电位就变化了。我觉得fuyibin所言就是你的问题。无源lpf，就是电阻电容网络，对地噪声更敏感。

fuyibin

回复  hszgl
我现在的版图，数字模块的电流和模拟模块的电流应该是没有交错的。只是因为无源LPF没有电流， ...
jkli022 发表于 2014-8-5 12:13

                               
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其实layout没有那么神秘，layout好不好合理不合理也是根据一些最基本的原理，考虑要周全
比如根据你描述的做法，里面就有硬伤，lpf 和 VCO不是同一个地
回忆一下VCO的工作原理，不就是根据vcontrol 电压控制频率么，那么希望这个电压是要很稳定
这里的电压是个相对电压，绝对干净的地是不存在的。
lpf 的地 和VCO 的地不同，那lpf上的vcontrol 电压 再稳定，也是相对自己的gnd，而不是vco gnd
在这个两个gnd之间有几个mV的差别是再正常不过了，这种case还有不败的道理么？

BTW，你既然不知道v2i，那我猜你应该做的LC VCO，vcontrol控制的是varactor，
LC VCO的 Kvco比较小，如果是ring oscillator，Kvco非常大，如果把lpf gnd 和v2i/vco gnd分开，那会更差

jkli022

回复 18# fuyibin

谢谢，是LC-VCO，我弄的频综工作在毫米波，主流的VCO都是采用LC结构。当时也考虑了vctrl的问题，所以在设计的版图中，模拟地和数字地单点接触放在了LPF和VCO那。如果下次改版，我是否可以采用LFP+VCO+CML一个地，数字分频器+PFD+CP一个地，这两个地在芯片中不共地，当片外共地呢？谢谢

fuyibin

回复 19# jkli022

可以，把lpf和vco cml driver做一起