UVM中SVA可不可以加在DUT内部的block中

leapoo · 发表于 2014-8-5 07:18:18

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目前我在UVM中想加入SVA，现在看到的方法是在interface中加入SVA。我的问题是，如果我的TOP DUT中是由很多block组成的，并且每一个block是有UVM验证环境的。那么当我想对TOP DUT做SVA时，只用在interface中加入SVA，并通过UVM观察即可。但是当我想对内部block之间的信号进行SVA验证时，请问怎么做？难道必须在block level的UVM中看吗？

还有，如果我将SVA写到每一个block design code中，那么在UVM中可以check我design中的SVA吗？

大神现身回答吧！

allencherry · 发表于 2014-8-5 08:36:16

引到TOP层就可以。

leapoo · 发表于 2014-8-6 02:32:22

回复 2# allencherry

那我在DUT里面的SVA，也就是写在Design里面的sva可以通过UVM查看是否被cover了吗

allencherry · 发表于 2014-8-6 09:52:36

DUT内部写的断言，在仿真的过程中只要条件触发，就可以check了。UVM和DUT之间只能通过接口来进行数据通信。
你的意思是DUT内部的断言如何在UVM中检测吗？？

leapoo · 发表于 2014-8-7 04:53:23

回复 4# allencherry

对的，怎么在UVM中检测阿

allencherry · 发表于 2014-8-11 15:21:11

这个貌似做不了吧。你做这个的目的是什么呢？

leapoo · 发表于 2014-8-13 00:23:05

回复 4# allencherry

请问能不能留下联系方式，交流一下谢谢

leapoo · 发表于 2014-8-13 00:25:38

回复 6# allencherry

我现在在公司实习，公司从一开始没有UVM到现在要用UVM来做都是让我来探探路的。现在做完block级别的模块有两个了。如果现在要做TOP级别的，那么想要看到内部block之间DUT的assertion。公司要求，我也不知道能不能看到阿

allencherry · 发表于 2014-8-13 10:16:56

我现在在公司实习，公司从一开始没有UVM到现在要用UVM来做都是让我来探探路的。现在做完block级别的模块有两个了。如果现在要做TOP级别的，那么想要看到内部block之间DUT的assertion。公司要求，我也不知道能不能看到阿

仿真的时候，只要给适当的激励，DUT内部的断言就能够被触发到了，可以在仿真log文件中看啊。为什么一定要放在UVM中呢？uvm本来就是sv的，没有放在uvm中的必要吧。

leapoo · 发表于 2014-8-13 12:16:14

回复 9# allencherry

我今天自己弄出来了谢谢啊

[求助] UVM中SVA可不可以加在DUT内部的block中

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