关于PLL的输入时钟与输出时钟相位的关系

gzdy

最近一直被一个问题困扰着，就是关于使用PLL的时候，作为PLL的输入参考时钟与经过PLL倍频或降频后的输出时钟之间的相位关系。在看《Static Timing Analysis for Nanometer Designs》这本书的时候，里面有这么一段：


上面中，说道，由于PLL的输入时钟与输出时钟没有相位关系，所以不能作为master的create_generated_clock，但是，PLL的工作原理不就是通过监相器来不断调整，最终达到所想要的时钟吗，因该得到的是严格对其的时钟关系啊，
特权的一篇文章也提高：


上面提到理想情况下，确实是时钟沿严格对齐的，但是在实际仿真过程中，输出与输入具有一定的相位差，但是多个输出之间是严格时钟沿对齐的。
但是我就是不明白为什么会是这样，这里面到底是什么原因造成的呢？这里面也并没有将PLL的输出作为外部时钟输出，而仅仅是作为内部逻辑工作时钟，应该不是路径延迟这个问题吧，难道是PLL内部输出的jitter造成的？关于这方面我也不是很懂，希望大牛能给个答案哈，
还有，在做时序约束的情况下，碰到PLL的这种的，是不是就不能将PLL的输出作为输入的create_generated_clock呢，但是我看很多将时序约束的书中，都是说可以这样弄的，到底是个啥情况？
如果不能这样搞，是不是就是说，可以将PLL的输出与输入的时钟当成是异步时钟来处理呢？

gzdy

额，没有大牛回答么～～

squirrel_216

同样关注这个问题，我觉得就算相位对齐，也算是异步的吧。更何况你又不用输入时钟驱动模块。我用工具计算过dcm输入与输出的延时，是-3.5ns左右，不知道为什么是负数。

tao2000

这关系到pll的工作方式，如果pll内部使用的是鉴频器，则输入和输出将没有固定的相位差，就是每次锁定都锁定在某个相位，但每次都不一样。如果使用的是鉴相器，则输入和输出为0相位差。早期的器件内部为前者，但现在已经基本绝迹了。因此在不考虑抖动，在pll的输入和输出上相位是保持0相位差的。
在FPGA内部，pll的输出一般驱动全局时钟网络，全局时钟网络是一个树形结构，其目的是为了保证从时钟源到达目的器件的时钟延迟一致，以实现同步。这个延迟在FPGA一般为几个ns。pll为了保证输入时钟和输出时钟的严格相位关系，有一个功能就是clock network deskew。实现的原理就是预先在pll内部预先将输出提前输出，相当于增加了一个负延时，以抵消时钟网络的延时。这个就是楼上提到的-3.5ns

gzdy

回复 4# tao2000


   你好哈，谢谢你的回答，不过我还是有个问题，如果说之前的那个文章所阐述的可能是针对比较老的PLL的结构，那么对于现在普遍使用的鉴相器的PLL而言，实际情况下，在做设计的时候能为认为输入的时钟与输出的时钟的相位为0呢，因为有的时候，是需要对输入时钟进行分频，然后用这个两个时钟进行某些设计的，如果存在相位差的话，可能回造成功能错误。  或者，直接全部用PLL的输出时钟，一个是1分频，一个是n分频，直接用这个两个，而不用输入时钟，特权的那个文章讲到，PLL的输出的时钟都是相位严格对齐的， 那么在工程设计中，是不是这么应用的呢？

gzdy

回复 4# tao2000


   还有哈，在后端做时序分析的时候，会不会将PLL的输入和输出当作异步时钟来处理呢？

prototyping

我这几天也正好看到这，正纳闷呢。

tao2000

只要选择了clock network deskew功能，在FPGA内部的pll上输入时钟和输出时钟是存在严格相位关系的。在外部接口的设计中，经常通过pll调整时钟相对数据窗口的位置以实现正确采样，其背后的基本原理就是这个。同一个时钟源产生的多个时钟为相关时钟，在静态时序分析时，会分析跨相关时钟域的信号的时序。

lianggui5

学习了

gzdy

回复 8# tao2000


   那怎么解释仿真之后出现的延迟呢？是不是考虑到了PLL的输出的时钟的走线的延迟呢?