FPGA运行不稳定

alice_xx14

回复 9# wgej1987


   试了一下同步两次，还是不行，非常感谢你。我是全同步的。

wgej1987

哦，那就不是同步上的问题了，我不知道你的MCK下降沿做什么，采数据用上升沿就行了，就看哪个沿数据是稳定的，可以用示波器看下MCK和MDIO的时序。别的我也不知道哪里的问题，你只能结合你的代码上逻辑分析仪了，加些Debug逻辑来触发数据错的时候就采样。IObank选1.2v没错，IObank电压就是影响对输入电平01的判断电压不同。

wang09123

看时序报告，然后用示波器看数据到接口的相位关系，不同板子不同现象有可能是 conner没有包住，数据出错有可能是因为接口有亚稳态，采集数据时候出现问题了，或者IO的电器特性有问题。

wgej1987

看你的问题还是有点像共地没共好，同步电路照理说不会出现对相同输入时好时不好的

alice_xx14

回复 13# wang09123

现在的情况是FPGA作为从机响应主机时的反馈会有时出错，输出的数据有时候对有时候错。抓波形看能看到有时候输出是0100，有时候是0010。相同的输入

acgoal

有几个地方不是很明白：
1. 你去上升沿和下降沿的方法不妥，为什么用posedge clk打一拍，然后用negedge clk再打，这样有点类似异步的样子，一般的纯同步设计不会这样做。
2. MDIO 1.2V，要搞清楚，主设备的IO电压也是1.2V吗？
3. sys clk是100M，那清楚MDC是多少频率吗？
4. MDIO这个管脚是双向管脚，在FPGA里面你如何处理这个双向管脚呢？
要搞清楚这几个问题，一般来说，噪声即使有，对于慢速的MDIO来说，问题也不大。基本上你的问题就是TA的时候多了或者少了一个周期，你代码里的所谓某个信号<='z的写法毫无意义。综合器不会搞出来一个高阻态的信号的。

acgoal

回复 1# alice_xx14


   有几个地方不是很明白：
1. 你去上升沿和下降沿的方法不妥，为什么用posedge clk打一拍，然后用negedge clk再打，这样有点类似异步的样子，一般的纯同步设计不会这样做。
2. MDIO 1.2V，要搞清楚，主设备的IO电压也是1.2V吗？
3. sys clk是100M，那清楚MDC是多少频率吗？
4. MDIO这个管脚是双向管脚，在FPGA里面你如何处理这个双向管脚呢？
要搞清楚这几个问题，一般来说，噪声即使有，对于慢速的MDIO来说，问题也不大。基本上你的问题就是TA的时候多了或者少了一个周期，你代码里的所谓某个信号<='z的写法毫无意义。综合器不会搞出来一个高阻态的信号的。

alice_xx14

回复 16# acgoal

1,上升沿打一遍下降沿是因为这样mdcpos  和mdcneg在clk neg的时候是稳定的。2，主机时1.2V的。
3，mdc是2M或者4M的
4，你的意思是那个地方我应该直接写成1'b1 而不应该写成1’bZ是吗？

alice_xx14

回复 17# acgoal


   TA的周期应该没有问题，要不然也不能一会儿几百个数都能读到  高阻这个问题我确实没有什么经验，MDIO我选的inout 然后就是用的Z 如果这个方法不行的话，应该用什么方法呢，谢谢。

squirrel_216

查下异步时序和跨时钟域吧，应该就是这里。