FPGA运行不稳定

acgoal

回复 18# alice_xx14


   

回复 16# acgoal 1,上升沿打一遍下降沿是因为这样mdcpos  和mdcneg在clk neg的时候是稳定的。2，主机时1.2V的。 3，mdc是2M或者4M的 4，你的意思是那个地方我应该直接写成1'b1 而不应该写成1’bZ是吗？

关于你的问题，
1. 如果需要采样MDC的上升沿和下降沿，不必要使用posedge clk和negedge clk。纯粹用posedge clk也可以。我不确定FPGA 的tools是否能正确分析posedge 和negedge同时使用情况下的timing问题。
2. MDC时钟看起来不快，应该不是MDC过快引起的。
3. 对于MDIO SLAVE controller模块来说，正确的MDIO pin不是inout的，应该是
   input mdio_in;
   output mdio_out;
   output mdio_out_en;
controller只控制这3个pin，通过他们在外面接上一个inout的PAD，out_en直接控制pad的输入和输出。这样做比较谨慎，FPGA设计代码还是不要太灵活，有时候遵循老规则还是比较好一些，鬼知道现在的工具宣称的一些功能是不是真的fullly support。
另外从你抓到的错误的波形来看，我还是怀疑TA有问题。可能是PAD的控制问题。

alice_xx14

回复 21# acgoal

大神，我问个问题，什么是pad啊。。。我是菜鸟来的。另外我顶层是schematic的。
我下午做了个实验，另外拉出来一个mdio_output,不存在1’bZ高阻，也不存在inout，但是一样出现有时候提前的问题，所以似乎三态问题不是这里的主要问题。

lianggui5

帮顶，不会弄

acgoal

回复 22# alice_xx14


   顶层为什么不用verilog，用schematic。   没用过schematic，不知道能不能画PAD出来。我说的pad是指IOBUF，这种东西是XILINX FPGA的PAD。

wgej1987

还没搞定啊。其实对你的错误情况不是很了解。所以我只能说，出错没有任何规律就是公地没共好。出错有一定规律和随机性，那最大可能是你用系统时钟，MDC为使能（这里我不知道你怎么使能的），采样MDIO时候的时序问题。出错很有规律就是你内部逻辑错了。MDC时钟我看了下不是个周期时钟，所以我一开始就不怎么明白你为什么弄处MDC——POS，和MDC——NEG两个，采数据一个POS就够了。
最好分析下你采样MDIO的时候的时序，自己画个图分析下，上面应该有同步之后的MDIO，MDC_pos,MDC_neg,sys_clk，这几个信号的时序关系，MDC_neg是会变的.我做的话采样MDIO我只用MDC——pos就够了。
MDC：管理接口的时钟，它是一个非周期信号，信号的最小周期（实际是正电平时间和负电平时间之和）为400ns，最小正电平时间和负电平时间为160ns，最大的正负电平时间无限制。它与TX_CLK和RX_CLK无任何关系。看你还没搞定去看了下MDIO到底是个什么东西。。。

alice_xx14

回复 25# wgej1987 回复 21# acgoal
真是好人啊！我今天又做了个实验发现了神奇的现象，如果我把MDIO信号换成3.3V，把我然后连接到3.3V的bank上，软件都还一样不变，就是换一下接口，就稳定了。。。。。请问这到底是什么原因啊？

wgej1987

3.3V抗干扰厉害，VIL和VIH相对值大，但是我想不通的是如果采样在MDIO的眼图中部，1.2和3.3应该是一样的，所以还是有点怀疑你的采样时序，采样点可能不是在中间位置，也许我想错了，仅供参考，毕竟我也只是个个初学者。你可以在1.2V用示波器抓下MDIO的波形，然后跟FPGA1.2VIOBANK的VIL，VIH的阈值比较一下。