sigma-delat ADC 高频输入信号

feynmancgz · 发表于 2014-6-3 15:12:47

回复 8# 朱立平

CT的SDM是可以做的，时钟确实要很高，但opamp的GBW并不需要你说的这么高

朱立平 · 发表于 2014-6-3 15:36:46

本帖最后由朱立平于 2014-6-3 15:45 编辑

回复 11# feynmancgz

CT的我就不懂了我是做高解析DT的我是用DT的理論看

朱立平 · 发表于 2014-6-3 15:40:59

本帖最后由朱立平于 2014-6-3 16:44 编辑

回复 10# DY_rockets

OP的gain要能上去至少要兩級幾個G的OP 在CMOS製程我看很難光功耗就很大如果用先進製程可能可以但是信號swing 縮小 noise level更小成本更高

DY_rockets · 发表于 2014-6-3 15:43:17

回复 9# vdslafe

我原来做过一个处理音频信号的结构，2阶CIFB，OSR=256，现在我把输入信号给到20M，Fs此时为10.24G，运放的带宽给到50G，这都是MATLAB仿真，仿真结果出来的结果不正确，只有20dB，谁来指点下。

朱立平 · 发表于 2014-6-3 15:43:30

本帖最后由朱立平于 2014-6-3 16:21 编辑

回复 9# vdslafe

很多paper都是100顆IC裡面量到一顆performance好的才寫而且是賓士級高檔量測環境一般PCB根本不可能做這麼高檔這樣搞很可能會虧很多錢工業化量產不可能這樣如果公司用paper的搞法營運前景是相當不樂觀

朱立平 · 发表于 2014-6-3 15:48:33

回复 14# DY_rockets

CMOS OP不可能搞到BW好幾GHz 光一個開迴路inverter rise & fall time就差不多這個數量級加上負回授保證不可能

朱立平 · 发表于 2014-6-3 15:50:00

本帖最后由朱立平于 2014-6-3 16:54 编辑

回复 14# DY_rockets

用time interleave pipeline ADC 再加digital calibration 可以辦到您也可以試看用CT SDM 信號到80MHz clock jitter 對SNR影響就很大所以你還要一個很好的PLL 如果CT SDM 可以辦到但是 clock rate 高就是OSR很高

DY_rockets · 发表于 2014-6-3 16:19:11

回复 17# 朱立平

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这是仿真波形，Fin=20M,Fs=12.5G,OSR=256,

kuohsi · 发表于 2014-6-3 18:00:29

Fs=12.5GHz？光是OP就可以搞死你了，你能做一颗频宽12.5G，gain又能上100dB，你可以应征NASA，说不定可以做出钢铁侠！

朱立平 · 发表于 2014-6-3 18:06:48

本帖最后由朱立平于 2014-6-3 18:08 编辑

回复 19# kuohsi

如果他可以搞出來這種OP 我建議他應徵洛克西馬丁 (Lockheed Martin) 超空間跳躍科技就靠他了

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