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楼主: 小沫鸭梨大

[求助] DC时序出现违规,应该从哪里修改?

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 楼主| 发表于 2014-5-21 09:46:12 | 显示全部楼层
回复 9# wang09123


   我是把scl当做时钟来做的,能说具体点吗,约束哪里有问题了?
发表于 2014-5-21 23:11:49 | 显示全部楼层




min cap违规不用管。

其实从DC开始学习STA很容易误入歧途,因为DC里没有时钟路径。个人比较推荐从FPGA综合工具Quartus的Timequest入门STA,因为有很好的图形界面,有时钟路径,自带MultiCorner和OCV......比较容易让你读懂时序报告。
 楼主| 发表于 2014-5-22 09:11:30 | 显示全部楼层
回复 12# Timme


   学习了!多谢呀!
发表于 2016-1-25 17:05:09 | 显示全部楼层
回复 4# 小沫鸭梨大


   感谢分享~~~~~~~
发表于 2021-9-13 16:15:29 | 显示全部楼层
学习了
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