clock gating latch导致scan覆盖率低的问题

caesars82 · 发表于 2014-5-21 10:39:21

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设计中用到了些小RAM，是用clock gating latch来实现的。这些latch在DFTA串链时，报如下warning：
NON-SCANNABLE DEFINED-NONSCAN TIE1
ATPG生成测试向量时，发现覆盖率只有15%，所有的问题都是由于这些latch导致的，可能是因为它们被tie1，导致无法测到。
想问问，一般这种问题怎么解决？设计中已经把latch的TE接到了test mode，scan模式时，是可以被置1，bypass掉的，但工具还是会报这些latch是NON-SCANNABLE DEFINED-NONSCAN TIE1，所以，有没有别的办法？比如让测试逻辑可以穿过这些latch或直接不把这些latch放到测试覆盖率统计中？

caesars82 · 发表于 2014-5-21 14:31:06

回复 1# caesars82

补充一下，看了ATPG报告，最主要的untested faults是pin_constraints，这个该如何解决？

juniorm · 发表于 2014-6-11 21:07:34

回复 2# caesars82

请问你的问题解决了么？我也遇到同样的问题，不知道怎么办。。。

[求助] clock gating latch导致scan覆盖率低的问题

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