verilog语法问题

linsklmx · 发表于 2014-5-13 21:34:22

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大家好，我是个学生，最近受老师的指示在用verilog写一个程序。有两个问题想问万能的网友们
always@(a)
begin
   p=5;
   while(p<25)
   begin
      law6a[k]=0;
      law6b[k]=0;
      p=p+1;
end
这个p=5编译出错，near "=": syntax error, unexpected '=', expecting IDENTIFIER or TYPE_IDENTIFIER是什么意思？我在别的always块里也写了赋值语句，都没报错。

还有一个是
begin
      for(k=0;k<13;k=k+1)
      if(b[k+:12]==12b'100000000001)
      x[10]=x[10]+1;
      else if(b[k+:12]==12b'011111111110)
      y[10]=y[10]+1;
   end

在B中查找长度为12的100000000001串，有的话串的数目记录在x和y中
为什么报错"11111111110": Numeric value exceeds 32-bit capacity.是什么意思？
实验室没人会verilog，所以还望各位大神不吝赐教。
谢谢大家

denifee · 发表于 2014-5-13 22:26:07

lz以前学c语言之类的吧 P='d5 少个end == 12'b100110101010 同学习中

pansonic2 · 发表于 2014-5-13 22:26:35

回复 1# linsklmx
改成p<=5呢。

linsklmx · 发表于 2014-5-13 23:10:40

回复 2# denifee

第一个begin最后是有end的但这个赋值的就是不知道怎么的就报错

linsklmx · 发表于 2014-5-13 23:11:42

回复 3# pansonic2

试过了还是一样的

linsklmx · 发表于 2014-5-13 23:13:52

回复 2# denifee

改成'd5还是一样我用的是modelsim 10.1a

lbt1990 · 发表于 2014-5-14 00:05:06

你把always@(a) 改成always@(a or p)试下

denifee · 发表于 2014-5-14 00:24:04

p 有没有定义reg 呢

linsklmx · 发表于 2014-5-14 12:40:52

回复 8# denifee

定义了在模块开始 always 语句前面就定义了

linsklmx · 发表于 2014-5-14 12:44:10

回复 7# lbt1990

我的程序a就是用来接收生成的码的，然后这个always用来判断码是否符合规则，所以我写的是always@(a)加个p就不符合我的初衷了？

[求助] verilog语法问题

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