Pipelined adc SH电路前后仿问题

VIERICMK87 · 发表于 2014-4-3 09:51:25

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用的工艺是SMIC40nm工艺，12bit 125M,SH电路opamp采用folded+gainboost+two stage，gainboost采用四个单端运放，前仿真SFDR104DB,opamp带宽800MHz，DC GAIN=102DB，PM=65°,管子size基本原则是finger最多为4,size很大的管子m比较大，每4个接衬底电位，可是后仿结果 (calibre提R+C+CC)SFDR只有60多DB，保持波形出现明显震荡，看起来像是PM不够，又提高了前仿PM到72°，但是SFDR依然很差，想请教各位，有可能是哪些原因啊，需要注意些什么地方，谢谢了！

VIERICMK87 · 发表于 2014-4-3 10:39:54

顶一下

yystone · 发表于 2014-4-3 11:42:05

本帖最后由 yystone 于 2014-4-3 12:13 编辑

回复 1# VIERICMK87

前仿后仿负载一样么，后仿单独仿过运放没有？还有可以先仿一个DC输入，时钟速度降下来，看看什么情况。有可能你说的振荡只是没有建立充分。

VIERICMK87 · 发表于 2014-4-3 16:21:58

回复 3# yystone

前后仿真环境是一样的，运放没有单独仿，刚刚我把时钟降到80M,setting会好一点(SFDR没有测，仿真时间太长，只看了第一个保持波形建立最后抖动大概是20uV)，这说明我的带宽没有做够?带宽已经900MHz

fuyibin · 发表于 2014-4-3 17:24:10

回复 4# VIERICMK87

20uV? 直接忽略吧

VIERICMK87 · 发表于 2014-4-3 19:09:21

回复 5# fuyibin

那是80M的数据，如果是125M，有56百uV

yystone · 发表于 2014-4-4 10:18:29

回复 6# VIERICMK87

20uV应该是仿真的误差，我觉得你的电路应该是PM不够，可能不到30，你可以尝试对运放做后仿，只提取C+CC跑，会更快一点。

VIERICMK87 · 发表于 2014-4-4 15:30:33

回复 7# yystone

今天单仿了运放(否仿，环境和前仿一样)，带宽和PM足够，PM=70°,运放应该没什么问题，我怀疑可能是开关的问题，你觉得呢

rzjh · 发表于 2017-2-22 13:45:23

问题咋解决的啊，我现在也遇到同样的问题

[求助] Pipelined adc SH电路前后仿问题

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