FPGA程序时好时坏，求原因。。。

shine_hh

目前做了一个项目，出现了如下出奇的情况，百思不得其解，期望大神知道~~~~
最近在使用verilog编写了一个程序，是在v6板子上实现的，软件是ISE14.2。

     我昨晚上综合了一下完整的大程序，在调试过程中，发现程序的一个模块出现了问题，结果中有噪声，但不清楚噪声是怎么来的，接下来，我把程序中的其他模块都注释掉，单独包含该模块，编译综合后测试了一下该模块，发现没有问题。然后我又综合了一遍完整的程序（就是之前有问题的那个）。。。。今天早上，我把生成的bit文件下到板子里，奇特的是竟然没有问题了,但是我没有怎么修改，只是在原程序中加了icon和ila,想用chipscope抓一下信号，看看问题所在，但是竟然没有问题了。

     这个是不是说明程序不稳定呢，还是其他的什么原因，要怎么改进呢，多谢各位大神ORZ

shine_hh

求指导。。。。ORZ

huakaimanlin

每次综合后布局布线的结果都不是完全一样的，如果出现不稳定的情况，
1. 可能时序问题。
2. 可能是程序的某个case被触发到了，导致错误出现。

shine_hh

回复 3# huakaimanlin


整个大程序一开始调试的时候，所有模块全部都是通过的，后来，在程序的最后加了一个case语句，再调试的过程中，导致某个模块产生了错误，后来又综合了一遍，竟然没有错误了，请问，难道是case语句的问题，但是，理论上，case语句应该有影响啊。还有，你说的第二个原因的具体意思是什么啊，不太理解呀~~~
多谢多谢~~

shine_hh

回复 3# huakaimanlin


   刚才写错了，理论上，case语句应该不会有影响啊

tigerjade

这种 情况一般都是时序问题。

david1121

Do you check the synthesis report?how about your constraint coverage?

flyelectron

代码100%有bug，引起timing问题，导致fpga综合工具每次综合的结果不一致

shine_hh

回复 8# flyelectron


  代码BUG怎么找呀，会存在哪些bug呢，相比之前，只是多了一个case语句而已。。。。多谢

lwukang

我也遇到过这种类似问题，建议楼主查查代码中，有没有输入的异步信号没有同步化，直接引入状态机控制。
主要查状态机的输入信号是否为同步信号。