FPGA程序时好时坏，求原因。。。

lianggui5 · 发表于 2014-3-7 21:37:37

我也遇到过这种类似问题，建议楼主查查代码中，有没有输入的异步信号没有同步化，直接引入状态机控制。
主 ...
lwukang 发表于 2014-3-7 21:04

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如何将异步信号同步化呢？是不是类似于跨时钟域问题呢？

shine_hh · 发表于 2014-3-7 23:01:35

回复 10# lwukang

嗯，多谢，但是如何将异步信号同步化呢，能不能具体的说一下呢，多谢多谢

seekerbjtu · 发表于 2014-3-8 11:40:14

你的程序里应该有时序比较临界的环节，也就是说最大频率的余量不足，才会导致你增加一点调试模块会影响你的布局布线。

lwukang · 发表于 2014-3-8 13:22:20

回复 12# shine_hh

最简单的方法就是用你当前模块时钟讲异步信号打两拍后再使用。

immonster · 发表于 2014-3-8 16:59:15

明显是时序有问题，你加上去的那个case，敏感列表是否有增加相应的条件

lanbird · 发表于 2014-3-9 15:12:37

可能是布局布线的问题我以前也是可能是时序处于临界了

greatwind · 发表于 2014-3-10 17:20:26

这种问题最不好找了。
1）检查时序约束，是否所有的时钟和逻辑都有约束。
2) 检查布局布线结果，是否有时序错。
3) 检查跨时钟域问题，是否都进行了处理。
4) 对高速serdes，检查参考时钟等，是否满足ppm要求。

greatwind · 发表于 2014-3-10 17:22:07

总之，遇到这类问题很烦。在设计初期就必须多注意。

alwayssq · 发表于 2014-3-10 20:40:34

1)可能是评估频率不高，本身处于临界状态
2）可能没有考虑亚稳态或者存在跨时钟域现象
3）代码写的不好，导致功耗过大……

huanghx · 发表于 2014-3-11 15:43:25

我也经常遇到这样的额情况

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