FPGA程序时好时坏，求原因。。。

rzld66666 · 发表于 2014-3-11 16:06:43

路过路过路过

半机器蔡 · 发表于 2014-3-12 15:15:31

回复 1# shine_hh

像是电路的时序出现了问题
之前验过一条GPS基带，碰到的情况跟楼主如出一辙，在VCS底下跑得很溜，一上FPGA就不稳定，做了一版STA分析之后，发现是有一部分电路路径过长，导致Setup Time和Hold Time均不够，系统主频无法跑到预期水平
理解楼主的痛苦，祝楼主早日搞定

huanguestc002 · 发表于 2014-3-12 17:20:02

以前也遇到过最后发现是程序有bug，。看看timing有问题没

chencsw · 发表于 2014-4-8 15:00:08

回复 lwukang

嗯，多谢，但是如何将异步信号同步化呢，能不能具体的说一下呢，多谢多谢
shine_hh 发表于 2014-3-7 23:01

登录/注册后可看大图

看到这里我相信是时序的问题的可能性非常大了

sina4321 · 发表于 2014-4-9 13:07:06

建议先看时序报告
没有问题的话，再看设计

gellmann · 发表于 2014-4-10 12:01:02

看一下有没有STA的violation

轩爸 · 发表于 2014-4-10 19:03:13

看一下时序报告，最好加一下约束
或者检查一下代码是否有不完备的地方

gellmann · 发表于 2014-4-10 23:57:16

很有可能遇到亚稳态了

tmcb · 发表于 2014-4-11 21:29:49

一般都是时序问题

MSES · 发表于 2014-4-12 15:56:17

在用case的时候，一定要包含信号的完整性，如果不完整，会出现很多不稳定的问题。改进的办法是，用MUX代替case语句，这样，综合出来的结果会更好一下。

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