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楼主: seekerlee

[求助] SystemVerilog随机化约束的问题

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发表于 2014-3-7 14:29:12 | 显示全部楼层
回复 10# asic_wang

请教一个问题啊,在进行帧结构设计的时候,里面的随机变量如附件图中所示。现在想进行约束,
每发完一帧,就把 oh_mfas_r1 加一,当发完第255帧计数到255后,再把oh_mfas_r1置零,
重新再发帧数据逐渐加一运算。请问这个该怎么约束?谢谢了。

帧结构设计图

帧结构设计图
发表于 2014-3-7 18:06:26 | 显示全部楼层
constraint c1_addr { addr[0][31:10] == addr[1][31:10];
                                   addr[1][31:10] == addr[2][31:10];
                                   addr[0][9:0] != addr[1][9:0]; ....6ge;}
发表于 2014-3-14 09:56:49 | 显示全部楼层
好像不能对一个数据的某些bit 进行约束吧,你可以试试他们的说法
发表于 2014-3-14 20:22:07 | 显示全部楼层



不一定要局限于约束,完全可以post_randomize来做
发表于 2014-11-18 14:53:05 | 显示全部楼层
发表于 2014-12-5 20:47:59 | 显示全部楼层
学习一下。。。。。。。。。。。。。
发表于 2015-7-31 11:20:20 | 显示全部楼层
真是學習到了
发表于 2017-2-18 12:18:30 | 显示全部楼层
回复 3# hi_johnson


   enenen,不错!
发表于 2017-2-21 13:06:29 | 显示全部楼层
为啥不能高位是一个数低位是四个数呢,问题就被分解了也不用那么麻烦。
发表于 2017-4-12 14:08:23 | 显示全部楼层
醍醐灌顶啊
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