时序约束

574920045 · 发表于 2014-2-17 15:58:54

回复 10# warking

现在还是对于约束模模糊糊的！首先在生成时钟的命令中，get_ports与get_pins表示的理解不是很清楚！如果我一个pll时钟输入是RXC（125M）而输出的信号出clk250M的时钟信号，用逻辑将250M分频得到clk125M信号，在约束中get_ports与get_pins对应的是什么，我看到一些资料上是表示触发器的输出端啊，但是我根本不知道是哪个触发器的输出端哦！迷迷糊糊的！

warking · 发表于 2014-2-17 16:33:31

没有那么复杂，get_ports是最顶层的输入输出端口，是和实际芯片引脚连接的部分。
get_pins是工程设计内部模块的接口信号。

如果你的pll的输入是外部的时钟通过引脚输入的那就用get_ports，否则用get_pins。pll生成250M的时钟就只能用get_pins，因为是内部模块的接口信号。125mhz的时钟也用get_pins，理由同上

574920045 · 发表于 2014-2-18 12:59:52

回复 12# warking

自己仅仅加了时钟约束，其他都还不知道怎么加，现在工程效果不以前好多了，不知能不能完全约束好！

教父 · 发表于 2014-2-18 16:11:47

SDC中创建时钟是为了让综合工具知道你设计中时钟的频率，工具在综合过程中要计算两两触发器之间的时序信息。不能说你代码写出来了，就完事了，而是要能综合成实际可用的电路。

alexsilvester · 发表于 2014-2-23 20:43:23

Altera公司具有良好的教程时序约束

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