ldpc 编码设计

sss08_leon · 发表于 2013-12-9 17:38:28

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本帖最后由 sss08_leon 于 2013-12-9 17:39 编辑

各位好，我正在做DVB-S2的FEC部分设计，该部分以往是由IP核完成的，主要包括BCH编码+LDPC编码+交织，目前，做完一个固定码率9/10的设计（并行的），设计初步验证是正确的，加到设备上是可以100%解调的，没有做长期的测试。现在需要设计一个可以兼容所有码率的程序，因为不同的码率的原始信息的长度不同，输出长度一致，那么对于1/4时，校验位会有（64800-16200）那么长，使用的ram会非常多，其实我也可以按照以往的方式实现，但估计资源不允许，我查看过IP核的资源，FEC这一部分消耗的资源也比较多，35个18K的BRAM，还有2个乘法器，不知道乘法器究竟用在什么地方，可能采用的方式跟我的不一样，不知道有没有人知道乘法器是不是用在LDPC编码上，如果是，该如何采用乘法器完成概部分的设计请多多指教。