求教verilog i2c小程序

qqwoheni · 发表于 2014-1-5 22:12:06

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各位大神，请留步啊
本人初学FPGA，拼接了一个verilog小程序，实现的功能是从串口发送数据到FPGA内部存储器，然后再从内部存储器读取数据到串口，在modelsim上跑通了，可是到了板子上出现了问题，现在问题是这样的，RTL-simulation没问题，Gate-Level Simulation跑不通，提示有
Critical Warning (332148): Timing requirements not met
Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the TimeQuest Timing Analyzer.
Critical Warning (332012): Synopsys Design Constraints File file not found: 'uart_i2c.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
谁能帮我调试下，告诉我是什么原因，实在是没脾气了，求指教啊
还有这个网站真的不错

uart_i2c.rar (7.23 MB, 下载次数: 83 )

qqwoheni · 发表于 2014-1-5 22:13:08

沙发自己来，求围观

gygyg · 发表于 2014-1-6 14:59:13

你用的是什么仿真工具

qqwoheni · 发表于 2014-1-6 17:02:29

回复 3# gygyg

modelsim啊，我估计可能是我代码的问题，在板子上跑不通，能不能帮我调试一下，先谢过了，是实在是愁得不行啊

gygyg · 发表于 2014-1-7 08:51:48

回复 4# qqwoheni

你自己写的吗？有开源代码可以下载啊

adamsogood · 发表于 2014-1-7 11:25:29

你的错误信息显示：File file not found: 'uart_i2c.sdc'，

你能不能提供这个约束文件呢？“uart_i2c.sdc"

另外，你是用串口，还是i2c?

qqwoheni · 发表于 2014-1-8 15:37:05

回复 5# gygyg

是我拼接的一个i2c和uart，开源代码是哪个，能给我推荐下吗？最好是有注释的，我太菜，怕看不明白啊

qqwoheni · 发表于 2014-1-8 15:44:58

回复 6# adamsogood

既有串口又有i2c，是从电脑通过串口发送数据到fpga，fpga通过i2c将数据写入EEPROM，然后再从EEPROM读取数据，通过串口发送到电脑端。我自己编了个约束文件（也不知道对不对），你自己添加进工程试试，谢谢你的回复啊

uart_i2c.rar (1 KB, 下载次数: 11 )

qqwoheni · 发表于 2014-1-8 15:47:55

回复 6# adamsogood

既有串口又有i2c，是从电脑通过串口发送数据到fpga，fpga通过i2c将数据写入EEPROM，然后再从EEPROM读取数据，通过串口发送到电脑端。我自己编了个约束文件（也不知道对不对），下面是sdc代码，你自己添加进工程试试，谢谢你的回复啊

## Generated SDC file "uart_i2c.sdc"
## Your use of Altera Corporation's design tools, logic functions
## and other software and tools, and its AMPP partner logic
## functions, and any output files from any of the foregoing
## (including device programming or simulation files), and any
## associated documentation or information are expressly subject
## to the terms and conditions of the Altera Program License
## Subscription Agreement, Altera MegaCore Function License
## Agreement, or other applicable license agreement, including,
## without limitation, that your use is for the sole purpose of
## programming logic devices manufactured by Altera and sold by
## Altera or its authorized distributors. Please refer to the
## applicable agreement for further details.
## VENDOR "Altera"
## PROGRAM "Quartus II"
## VERSION "Version 13.1.0 Build 162 10/23/2013 SJ Full Version"
## DATE "Sat Jan 04 11:51:45 2014"
##
## DEVICE "EP4CE6E22C8"
##
#**************************************************************
# Time Information
#**************************************************************
set_time_format -unit ns -decimal_places 3
#**************************************************************
# Create Clock
#**************************************************************
create_clock -name {clk} -period 20.000 -waveform { 0.000 10.000 } [get_ports {clk}]
#**************************************************************
# Create Generated Clock
#**************************************************************
#**************************************************************
# Set Clock Latency
#**************************************************************
#**************************************************************
# Set Clock Uncertainty
#**************************************************************
set_clock_uncertainty -setup -rise_from clk -rise_to clk 0.150
set_clock_uncertainty -hold -rise_from clk -rise_to clk 0.150
#**************************************************************
# Set Input Delay
#**************************************************************
set_input_delay -add_delay -clock [get_clocks {clk}] 2.000 [get_ports {clk}]
set_input_delay -add_delay -clock [get_clocks {clk}] 2.000 [get_ports {rs232_rx}]
set_input_delay -add_delay -clock [get_clocks {clk}] 2.000 [get_ports {rst_n}]
set_input_delay -add_delay -clock [get_clocks {clk}] 2.000 [get_ports {sda}]
#**************************************************************
# Set Output Delay
#**************************************************************
set_output_delay -add_delay -clock [get_clocks {clk}] 1.500 [get_ports {rs232_tx}]
set_output_delay -add_delay -clock [get_clocks {clk}] 1.500 [get_ports {scl}]
set_output_delay -add_delay -clock [get_clocks {clk}] 1.500 [get_ports {sda}]
#**************************************************************
# Set Clock Groups
#**************************************************************
#**************************************************************
# Set False Path
#**************************************************************
#**************************************************************
# Set Multicycle Path
#**************************************************************
#**************************************************************
# Set Maximum Delay
#**************************************************************
#**************************************************************
# Set Minimum Delay
#**************************************************************
#**************************************************************
# Set Input Transition
#**************************************************************

复制代码

隔壁村的酱油 · 发表于 2014-1-9 21:31:37

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