关于0.35工艺下采样保持电路的最大输入Vinpp

abonic · 发表于 2013-11-30 12:59:19

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采用全差分SHA，输入共模电平为0.5VDD=1.65V；采用Flip-Around SC架构，采样电容单端2pF，
设计了一个Bootstrap 开关，单端输入信号的幅度如果超过1V，Bootstrap开关采样结果就会出现较大失真。
因此要使单端输入信号幅度为1.2V的话，感觉采样开关很难做。

不知各位怎么看这个问题，有么有好的建议

bananawolf · 发表于 2013-11-30 22:16:41

时钟频率是多少？能不能直接用cmos开关？

abonic · 发表于 2013-12-2 10:05:42

回复 2# bananawolf
Fclk=5MHz; CMOS开关的电阻非线性比较大啊

bananawolf · 发表于 2013-12-2 10:43:39

请问你有没有尝试过cmos开关？没有的话可以试试，我觉得5m采样，cmos开关是可以做的，而且面积也小。
cmos开关是不线性，但是如果每次采样的建立都小于指标要求，那么这个非线性是看不出来的。

abonic · 发表于 2013-12-2 11:04:32

回复 4# bananawolf

我试过，CMOS开关很难满足12 bit的建立要求

txling090024010 · 发表于 2015-4-11 16:30:32

你的自举开关的SFDR能做到多少？

peterlin2010 · 发表于 2015-4-11 17:07:31

CMOS开关很难满足12 bit的建立要求

WHY ??

顺便问下一般 sample/hold switch
要如何完全 canel charge_inject and clock feed through ?
如书上说 switch 前面加 1/2 w/L mos switch , 但是 switch on/off
都有

switch 电压如果是 5v or 10v , 10V switch 会差异较大 . 但是因为输入 vin 0~7v
所以使用 cmos 高压管直接处理 .

另外如果 input
如果是处理 < 50mv
sample/hold 会如何 ?

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