PLL无法锁定

bigfox · 发表于 2013-11-20 19:08:27

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本帖最后由 bigfox 于 2013-11-22 11:47 编辑

我设计了一个8GHz 小数电荷泵PLL，fref=20MHz，Kvco=100MHz/V。为适应小数工作，用的3阶无源LPF，fc=200KHz。使用candence spectreverilog进行前仿真，小数部分用verilog生成funtional。目前先没有接入SDM，只带着PScounter进行N=400的整数环路仿真. 调谐曲线趋向稳定后又出现了波动，幅度大概30mv（375ppm），应该是没有锁定。
期待各位大牛给予指导，多谢！

后续问题：感谢各位大牛给予的指导，我把仿真精度设置为moderate 10ps，但是得到的控制电压依然存在之前的现象。附上抖动发生时PFD的两路输入，在峰值发生前后同频同相，没有相位差，应为mismatch的存在导致环路不能真正锁定，所以产生抖动。请问这种情况是什么原因呢？两路信号一路是vpluse产生的20M参考电平，一路是verilog数字模块输出的数字电平。谢谢各位！
控制电压.bmp

wfcawy · 发表于 2013-11-21 09:02:24

Is your simulation time long enough ?
How about your R1 and C1 ? phase margin ?

bigfox · 发表于 2013-11-21 10:55:23

回复 2# wfcawy

仿真锁定时间是4/fc=20us粗略估计的，不过现在仿真到33us情况还是这样。R1=11.9K，C1=280p，C2=19p，R3=23.8K，C3=1p, 设计相位裕度在56°，Icp=400u。仿真精度设置是moderate 5ns，会不会是仿真精度不够呢，谢谢！

ipmsn5 · 发表于 2013-11-21 12:04:15

看样子是系统级的问题，你的ref只有200Mhz，你的bandwidth多少，我估计<1MHz比较好。
你的RC参数和Icp设置。
8Ghz的频率太高，divider会不会fail？

bigfox · 发表于 2013-11-21 12:27:24

本帖最后由 bigfox 于 2013-11-21 12:29 编辑

回复 7# ipmsn5

参考频率是20M，带宽是200KHz，三阶LPF中，R1=11.9K，C1=280p，C2=19p，R3=23.8K，C3=1p，Icp=400u，设计相位裕度是56°。仿真精度设置是moderate 5ns，是否可能是仿真精度不够的影响，谢谢！