oc8051综合后最大工作频率不高，怎样提高呢？在哪些地方优化？

xiajinminyu · 发表于 2013-11-4 15:46:16

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oc8051综合后发现最大工作频率不高，怎样提高呢？在哪些地方优化呢？

andy2000a · 发表于 2013-11-5 07:37:14

想問你是 synthesis 到 fpga 還是 asic ??
fpga 那一家 ??
asic 是那家 cell ??

jacobshen · 发表于 2013-11-5 08:42:12

最大工作频率有多高，应该不需要超过50MHZ吧？

xiajinminyu · 发表于 2013-11-5 10:24:17

回复 2# andy2000a

综合到FPGA,不做asic,综合后最大工作频率40Mhz,想让它达50Mhz,不知道如何优化代码

xiajinminyu · 发表于 2013-11-5 10:26:56

回复 2# andy2000a
综合到FPGA,用的是altera cyclone4，想提高频率，可不知如何优化代码，一般从哪些方面优化verilog代码呢？

504472832 · 发表于 2013-11-5 10:41:07

回复 5# xiajinminyu

你要优化rtl？可以先设置下syn和par的选项，不行再看看STA报的critial path吧

xiajinminyu · 发表于 2013-11-5 16:50:19

回复 6# 504472832

是啊，优化rtl, 我看综合报告，有一段组合电路延时较大，想在中间插入触发器，可这样时序就不对了，还有别的办法么？除了插入触发器，还能从哪些方面优化呢（先不考虑约束）？

504472832 · 发表于 2013-11-5 17:28:42

oc8051是多少位的数据和地址？

504472832 · 发表于 2013-11-5 17:29:10

本帖最后由 504472832 于 2013-11-5 17:33 编辑

回复 7# xiajinminyu

oc8051是多少位的数据和地址？而且做综合怎么能不加约束，编译选项的话ISE我不知道，但synplify可以选择timing-drive的syn，effort也能设高些，其他的例如reg dup的也能勾上
另外可以把一些逻辑换成FPGA的硬件IP，如乘法器、存储器

xiajinminyu · 发表于 2013-11-6 10:53:38

回复 9# 504472832

谢谢啦~oc8051是8位数据和地址位的，请问你说的syn, effort是什么意思呀？

oc8051综合后最大工作频率不高，怎样提高呢？在哪些地方优化？

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