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[求助] 请教是否该设置Multicycle path

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发表于 2013-10-21 16:29:44 | 显示全部楼层 |阅读模式

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新手求助,如下代码,MdcEn_n信号是clk时钟计数50个周期后输出的一个单周期的使能信号,这种情况下需要设置多周期路径吗?需要的话该怎么设置呢 网上搜了几篇关于多周期的文档,都是设置的两个时钟之间的,这个有点闹不清  
// Generation of the Mdo signal.
always @ (posedge Clk or posedge Reset)
begin
  if(Reset)
    begin
      Mdo_2d <=  1'b0;
      Mdo_d <=  1'b0;
      Mdo <=  1'b0;
    end
  else
    begin
      if(MdcEn_n)
        begin
          Mdo_2d <=  ~SerialEn & BitCounter<32;
          Mdo_d <=  ShiftedBit | Mdo_2d;
          Mdo <=  Mdo_d;
        end
    end
end

谢谢各位
发表于 2013-10-22 10:07:35 | 显示全部楼层
其实多周期路径是告诉综合工具这个时钟是否需要门控。。。
发表于 2013-10-22 10:18:40 | 显示全部楼层
这么简单的逻辑是不需要的。
多周期路径是为了保证timing能够满足(放宽对data path路径delay的要求),timing check的时候会用多个周期去check。
所以,本质上它是timing check中的一个概念而已。
发表于 2013-10-22 11:11:31 | 显示全部楼层
使用MdcEn_n作为使能信号的寄存器间都可以设置多周期路径,SDC格式约束如下:
set_multicycle_path -setup -from Mdo_d -to Mdo 50
set_multicycle_path -hold -from Mdo_d -to Mdo 49
是否能直接写Mdo_d、Mdo,还是要用get registers...之类的你可以试一试。
这是多周期路径的典型应用之一。altera,xilinx等等的文档都有描述。
 楼主| 发表于 2013-10-24 10:42:15 | 显示全部楼层
回复 3# coyboy912

谢谢coyboy912,那是不是说一般简单的逻辑不需要设多周期,big logic可以设置一下?或者先不设置,看综合出来时序再决定设或不设?还有一个,我之前其实是做fpga的,所以感觉如果设置上多周期路径,那么工具在布局布线的时候这部分时序相对比较松,比较容易布线,从asic的角度来说,需要考虑这些吗?
发表于 2013-10-24 10:44:03 | 显示全部楼层
顶一下,我来看看头像改过来没有
 楼主| 发表于 2013-10-24 10:53:51 | 显示全部楼层
回复 2# A1985

谢谢A1985 ,是说从门控时钟的角度来考虑吗,设上多周期路径后应该不会综合成门控时钟吧
 楼主| 发表于 2013-10-24 10:55:49 | 显示全部楼层
回复 6# waynor

谢谢帮顶
 楼主| 发表于 2013-10-24 11:00:22 | 显示全部楼层
回复 4# 加油99

谢谢加油99,我试一下
发表于 2013-10-25 15:45:41 | 显示全部楼层
回复 5# liuzhiying1002
嗯。比如两个寄存器之间夹着一个很大的乘法器,这个乘法器的路径超过了一个cycle,而且你的时序允许计算结果多个cycle之后才算出来,那么就必须设置muti cycle路径。这样timing才能过。
这就要求你设计的时候就要意识到这些路径的存在,而不是过后再修补。
一般来说,如果是手工写的RTL,最好不要出现这样的路径,没必要把一坨组合逻辑做得那么大。必须优化一下时序,比如中间插入点寄存器。
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