13bit pipeline ADC只有50dB，请问如何提高？

thefifaman · 发表于 2013-9-21 18:22:40

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设计了一个13bit 10MHz的pipeline ADC，基本结构是全差分，SHA+2.5MDAC*2+1.5MDAC*7+2FLASH
在1MHz和10MHz采样时钟下，正弦输入和梯度输入的数字输出功能都正常，
SHA的SFDR是120dB，但是整个13bit的ADC的SFDR只有50dB（1MHz CLK下），请问可能是哪里出了问题？

VREF参考电平，在1个clk内波动0.1mV左右，VREF+和VREF-是对称波动，请问这个会不会对SFDR有影响？
SFDR仿真是用1MHz*3/64的差分正弦输入，1MHz时钟采样64个点，然后dft作图
SHA的SFDR仿真结果如下图

13bit ADC对正弦输入的输出结果如下图（14bit 理想DAC差分转换后）

对上图做DFT，得到13bit ADC的SFDR如下图，只有50dB

xuriver2012 · 发表于 2013-9-22 11:08:38

你这是仿真结果还是测试结果？
如果你怀疑Vref带来的影响，你可以在仿真中使用理想源替代然后观察结果。
想问一下你目前结构中vref会不会输出到pin端？

thefifaman · 发表于 2013-9-22 16:33:51

回复 2# xuriver2012

是仿真结果，VREF会外接的，通过带隙基准和单增益跟随器生成电压，然后外接1uF电容稳定用。这样做合理吗？

仿真时发现，VREF+生成电路可以到3.5V，但是接到ADC上后，就只有1.7V然后花很长时间慢慢上升，于是我在仿真时通过initial node setting 把VREF+强制设定在3.5V，另外两个对电平敏感的参考电平也一样的方法处理。

cybjut · 发表于 2013-9-22 17:25:51

回复 3# thefifaman

你的信号路径上的开关的SFDR是多少？

xuriver2012 · 发表于 2013-9-22 19:01:57

回复 3# thefifaman

貌似你的Vref驱动能力很弱啊？你要检查一下。
建议还是用理想源替换先仿一下，看看影响有多大。

thefifaman · 发表于 2013-9-23 16:26:28

回复 5# xuriver2012

谢谢，我想可能是因为我加了1uF的负载电容，所以带宽很小，大概只有几个Hz。
按照您的建议，换成了理想的直流偏置参考电压，做了仿真，还是只有50dB。
请问，有没有可能是开关的沟道电荷注入效应引起的？
Vin+和Vin-的电平不一样，所以沟道电荷注入效应引起的偏差电压大小不一样，于是会引入杂波

thefifaman · 发表于 2013-9-23 16:32:25

回复 4# cybjut

谢谢提醒，我开始的采样开关的尺寸是PMOS: 100u/0.6u和NMOS: 50u/0.6u，仿真开关的SFDR只有50dB，把尺寸改为了PMOS: 4u/0.6u和NMOS: 2u/0.6u，开关的SFDR提高到了90dB，推测是不是因为尺寸增大后，沟道电荷注入效应引起的误差电压增大，SFDR减小。把开关修改后，虽然开关的SFDR提高了，但是13bit ADC的SFDR仍然只有50dB，请问有可能是什么原因？
另外第三个图是我的2.5bit 的MDAC的电路图，请问结构有问题吗？
图1 修改前开关的SFDR
sim2_普通信号开关_100u50u.png