请大家看一下这种代码会有什么样的风险？

yangxiaoyong

小弟正在做一个模块的设计，模块中用到了一些诸如下面写法的逻辑，领导看完后说这样写会有风险，过不了我们内部的代码审查，问他有什么风险，他又解释不清楚，代码如下：
always @ (posedge clk or negedge rst_n)
begin
    if (!rst_n)
    begin
        a <= 'b0;
    end
    else if (flag)
    begin
        a <= a + 1'b1;
    end
    else
    begin
        a <= a;
    end
end
不明白会出现什么样的风险，请各位大神前辈知无不言言无不尽，都说说这种计数器写法存在的问题，如何能改进，谢谢！

rvnistelrooy

回复 1# yangxiaoyong


   感觉没什么问题。看代码审查会给什么意见吧！

bright888

我看也没什么问题啊。

yangxiaoyong

回复 2# rvnistelrooy


   谢谢，我也是实在看不出什么问题， 以前在上家单位的时候基本会用到很多这样的写法，都没有问题的。

yangxiaoyong

回复 3# bright888

谢谢，我也觉得没啥问题，领导说else分支的赋值是把输出接到输入上了。。。

wgej1987

那是组合逻辑环，你这个是时序电路

yangxiaoyong

回复 6# wgej1987


   谢谢，我也知道组合逻辑环是不可以，时序逻辑我也没听说这样有什么不可以~只以为自己孤陋寡闻了~而且以前都这样写也一直没问题。。。

清葱黏梢

应该正如你说的产生了反馈应该多少会影响,建议你再看看反馈是什么回事吧

教父

这样应该没有设么问题的

McuPlayer2013

最后一个else可以不写，不过写上去可读性更直观。
综合后，效率是一样的。