分频时钟时序分析

liuyangqwin2 · 发表于 2013-8-6 19:05:42

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前辈：

clk_32是clk_32k的1024分频，clk_64是clk_32k的512的分频。在做保持时间分析时，感觉clk_64的时序分析没问题，但是clk_32的时序分析clk_32K（rise_edge）应该和clk_32（rise_edge）一样。为什么会出现如左图这样的情况？

william_liwei · 发表于 2013-8-6 21:04:29

clock period expand 了吧看看有没有PTE-016 的warning

clean_water · 发表于 2013-8-6 22:12:30

这个我没有遇到过，还真帮不了你~~~

liuyangqwin2 · 发表于 2013-8-7 10:26:33

回复 2# william_liwei

没有PTE-16的warning，而且还有奇怪的地方
1.频率比clk_64大的路径没有问题；比clk_32小的，报告相似的路径时显示：path is unconstrained。
2.改变clk_32k的频率到某些值时，左边图示中的路径会正常。

liuyangqwin2 · 发表于 2013-8-7 11:07:26

时钟约束时会不会有最大周期或者分频数的限制？

liuyangqwin2 · 发表于 2013-8-7 11:22:20

补充下clock的定义

liuyangqwin2 · 发表于 2013-8-8 10:57:17

2L 正解谢谢

liuyangqwin2 · 发表于 2013-8-8 14:41:19

PTE-052

mmffss2007 · 发表于 2014-9-25 20:09:10

学习了~~~~

xylyc521 · 发表于 2014-9-29 17:33:48

看一下小数点后面的位数和值

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