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[求助] DDR电路问题

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发表于 2013-7-21 18:01:44 | 显示全部楼层 |阅读模式

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自己做的FPGA的板子,调试DDR电路发现读出的数据发生了线或的现象,请指教呀
 楼主| 发表于 2013-7-22 09:52:03 | 显示全部楼层
求解呀
 楼主| 发表于 2013-7-22 11:30:04 | 显示全部楼层
读出的数据是前一个时钟的数据与后一个时钟数据或逻辑,这是什么原因呢
 楼主| 发表于 2013-7-23 13:16:45 | 显示全部楼层
???
发表于 2013-7-24 21:56:40 | 显示全部楼层
时钟和数据线不匹配
 楼主| 发表于 2013-7-25 09:07:21 | 显示全部楼层
回复 5# shiyinjita


    有什么解决办法不?
发表于 2013-7-25 09:28:59 | 显示全部楼层
线或现象是什么样的??
发表于 2013-7-25 12:03:07 | 显示全部楼层
回复 6# baobao697841


    在FPGA那一端加IOdelay,手动调试,就可以了
发表于 2013-7-25 16:35:00 | 显示全部楼层
回复 5# shiyinjita


    这是什么原理呢?时钟和数据线不匹配为什么就会出现或的现象呢?谢谢
 楼主| 发表于 2013-7-25 17:23:17 | 显示全部楼层
回复 8# shiyinjita


    FPGA是V2的,不支持IODELAY
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