DDR电路问题

baobao697841 · 发表于 2013-7-21 18:01:44

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自己做的FPGA的板子，调试DDR电路发现读出的数据发生了线或的现象，请指教呀

baobao697841 · 发表于 2013-7-22 09:52:03

求解呀

baobao697841 · 发表于 2013-7-22 11:30:04

读出的数据是前一个时钟的数据与后一个时钟数据或逻辑，这是什么原因呢

baobao697841 · 发表于 2013-7-23 13:16:45

？？？

shiyinjita · 发表于 2013-7-24 21:56:40

时钟和数据线不匹配

baobao697841 · 发表于 2013-7-25 09:07:21

回复 5# shiyinjita

有什么解决办法不？

sinkangel · 发表于 2013-7-25 09:28:59

线或现象是什么样的？？

shiyinjita · 发表于 2013-7-25 12:03:07

回复 6# baobao697841

在FPGA那一端加IOdelay，手动调试，就可以了

yi2fu · 发表于 2013-7-25 16:35:00

回复 5# shiyinjita

这是什么原理呢？时钟和数据线不匹配为什么就会出现或的现象呢？谢谢

baobao697841 · 发表于 2013-7-25 17:23:17

回复 8# shiyinjita

FPGA是V2的，不支持IODELAY

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