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[讨论] 时钟分频

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发表于 2013-7-15 19:42:51 | 显示全部楼层 |阅读模式

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// counter for gen a clk_50k : need count to 1000, for 50M/1000 = 50K hz
always @(posedge sys_clk or negedge sys_rst_n) begin
        if (sys_rst_n ==1'b0)  
            counter_div <= 10'b0;
        else if (counter_div >= 10'd999)
            counter_div <= 10'b0;
        else
            counter_div <= counter_div + 10'b1;
end

// gen a clk_50k use counter_div :  not use counter_div 0 - 500 is for i2c bus request start timing
always @(posedge sys_clk or negedge sys_rst_n) begin
        if (sys_rst_n ==1'b0)  
            clk_50k <= 10'b0;
        else  if ((counter_div >= 375) && (counter_div < 875))   
            clk_50k <= 10'b1;
        else
            clk_50k <= 10'b0;
end

请教一下 为什么要从375到875,如果没有这个程序是不是就不是50K 为什么??
发表于 2013-7-15 22:38:54 | 显示全部楼层
保证占空比为50%。没有的话,就不是一个规则的时钟信号了。不过用还是可以用的。
 楼主| 发表于 2013-7-16 08:38:10 | 显示全部楼层
回复 2# gaurson


   如果是375到1375,那会是个什么情况
发表于 2013-7-16 16:36:24 | 显示全部楼层
你的计数器从0计到999的呀
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