多时钟端口的数字模块DC综合疑问

菜鸟ASIC

回复 19# 陈涛


    老大，我小心地更改了ref和tap*这些时钟的set_clock_latency和set_clock_uncertainty 设置的大小，结果用PT时序分析也没有任何违例了。但是DC的网表还是仿真不了,不管加不加sdf文件都是一样的效果。复位之后就出现不定状态。如下图:

而行为级正常仿真应该是如下波形：

请问这种情况下是不是设计本身的问题？要去修改代码嘛?

菜鸟ASIC

回复 19# 陈涛


    不好意思，图片没传成功，再传一次。


失败仿真
前仿真

AveryYoung

回复 22# 菜鸟ASIC

看了帖子，有些见解，希望能帮上忙吧。

1.dc出来的网表做仿真，没有成功，出现不定态。我猜测可能是你的测试向量中，对reset信号的设置有些问题；而且说实话，一般仿真dc的出来的网表没有什么意义，毕竟有些hold违例没有消去，为何不把仿真的时间花在pre route的sta，看看analysis coverage之类的？

2.设计的ref_clock和所有的tap*之间是否是false path取决于前端设计时的考量，我感觉（仅仅是感觉），貌似你设子false path只是为了消去违例而作false path。

3.对时钟的约束，为何ref clock的latency和tap* clock的latency不一致？

4.clock uncertainty是和你的时钟源的属性有关的，如PLL jitter等，似乎你的设置不太合理。

菜鸟ASIC

回复 23# AveryYoung


    多谢提醒，你的建议对我来说太重要了，我确实一直都在为了消除违例而不断修改脚本，可能已经忽略了很多重要而且基础的东西。至于你说的前端后端的问题，只有我一个人单独在做，而且本人还是学生，这个设计也是我自己编程的，我的毕业设计，所以学的东西很有限，也很水，只走过简单的数字流程，并不对哪个部分很精通了解。很多问题都没有办法考虑到，今天多谢你的提醒了，我会继续查找原因。

周建伟

回复 5# 菜鸟ASIC

你那没有给多个时钟设置伪路径