求解关于一道笔试题，用Verilog编一个接口转换电路

yadog

回复  yadog 你再好好把题目理解一下再说。？？？？？
时钟关系只是示意，那个wra足够长。
chen851112 发表于 2013-6-19 10:18

                               
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“wra足够长”  不等于  “wra的间隔”  足够长！

而且wrb&db[7:0]和wra的时序关系，图上已经给定了,似乎跟题目的文字描述没有冲突的地方？

HADIST

回复 19# chen851112


   它是慢时钟域到快时钟域，这样打两拍可以吧？

yiyunzisu

回复 13# HADIST


   assign wra_rising=wra_1&(!wra_2);这句是不是延迟一个周期的作用啊？
另外不写这句能正常实现功能吗?

HADIST

回复 22# yiyunzisu


   主要是跨时钟域的处理吧，将信号同步到clkb时钟域，采用打两拍的方式。

lyreason

8楼说的不错，很系统

lyreason

不能直接做同步，要考虑到2个时钟域的频率差异。不是所有的异步都是打两拍就可以搞定的。

HADIST

回复 25# lyreason


   请指教啊！

wls501

是典型的异步处理电路。
1、需要完成串并转换，2、在最后一bit D0传输完毕后，寄存输出wra_n的上升沿，在clkb打2拍(这种情况适合clka频率比clkb小的条件下，LZ给的图中文字说明是时钟示意图不一致)，3、采样2-DFF同步器输出信号为1，同时采样串并转换输出信号；

if1302

回复 1# yiyunzisu

飘过啊啊

poiu_elab

1. //------------------------------------------------------------------------------
   
2. always @(posedge clka or negedge rst_n) begin
   
3.     if(~rst_n)          da_buff     <=  8'b0                ;
   
4.     else if(~wra_n)     da_buff     <=  {da_buff[6:0], da}  ;
   
5. end
   
6. //------------------------------------------------------------------------------
   
7. always @(posedge clkb or negedge rst_n) begin
   
8.     if(~rst_n)          db_buff     <=  8'b0                ;
   
9.     else                db_buff     <=  da_buff             ;
   
10. end
    
11. always @(posedge clkb or negedge rst_n) begin
    
12.     if(~rst_n)          wrb_syn     <=  2'b11               ;
    
13.     else                wrb_syn     <=  {wrb_syn[0], wra_n} ;
    
14. end
    
15. assign  db  =   db_buff;
    
16. assign  wrb =   ~wrb_syn[1] & wrb_syn[0];
    
17. 
    

复制代码

如果不是图中db是按照clkb变化的话db_buffer都不需要 只要控制好wrb就可以是数据正确的传输到clkb时钟域
再有 图中的wra_n到wrb的时钟只差了一个 我觉得只能用1拍的同步器 不能用两拍的同步器完成
故而代码如上