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本帖最后由 xjg@hmes 于 2013-4-3 17:34 编辑
Startpoint: rxRX/*/FE1_reg
(rising edge-triggered flip-flop clocked by RXCK_LB_EXT)
Endpoint: rxRX/*/r_CDERR_LEN_reg_reg_11_
(rising edge-triggered flip-flop clocked by RDCK_LB_EXT_SEL')
Path Group: RDCK_LB_EXT_SEL
Path Type: max
Scenario: USER_SETUP_11_CMAX_HOT Point Incr Path
---------------------------------------------------------------------------------
clock RXCK_LB_EXT (rise edge) 0.00 0.00
clock network delay (propagated) 8.82 8.82
rxRX/*/FE1_reg/CP (F2QX4) 0.00 8.82 r
rxRX/*/FE1_reg/Q (F2QX4) 0.19 & 9.01 r
rxRX/*/U4/Z (IVX1) 0.05 & 9.06 f
rxRX/*/U3/Z (NR2X1) 0.14 & 9.19 r
rxRX/*/Z (IVX6) 0.11 & 9.30 f
rxRX/*/Z (ND2X12) 0.07 & 9.38 r
rxRX/*/add_place_opt_381/Z (IVX12) 0.05 & 9.43 f
rxRX/*/add_post_place_optX2_154/Z (IVX16) 0.04 & 9.47 r
rxRX/*/add_post_place_optX2_153/Z (IVX16) 0.05 & 9.52 f
rxRX/*/add_place_opt_376/Z (IVX16) 0.11 & 9.63 r
rxRX/*/add_place_opt_277/Z (NIVX16) 0.14 & 9.77 r
rxRX/*/U115/Z (ND2IX1) 0.10 & 9.87 r
rxRX/*/U117/Z (ND2X1) 0.24 & 10.11 f
rxRX/*/r_CDERR_LEN_reg_reg_11_/D (FD1EQX4) 0.03 & 10.13 f
data arrival time 10.13
clock RDCK_LB_EXT_SEL' (rise edge) 1.98 1.98
clock network delay (propagated) 7.18 9.16
clock reconvergence pessimism 0.00 9.16
rxRX/*/r_CDERR_LEN_reg_reg_11_/CP (FD1EQX4) 9.16 r
library setup time -0.35 8.81
data required time 8.81
---------------------------------------------------------------------------------
data required time 8.81
data arrival time -10.13
---------------------------------------------------------------------------------
slack (VIOLATED) -1.32
derating要求:-late 1.146 -early 1.0 请教高手有何良方解决这个violation? 1、skew在clock route前0.15ns,clock route后 0.5ns左右,加上derating之后,skew变为1.6ns。所以setup违例 这个latency已经是调试过最小的一个。 2、usefull skew的方法暂不考虑 3、RDCK_LB_EXT_SEL' 是clock翻转吧,与前端沟通不能设muilti-cycle。 |