问一个verilog代码风格的问题

284294022 · 发表于 2013-5-16 12:17:52

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这样的。我自己写的时候，一般是 output reg name；

但是看着别人写的
output name；
reg name_reg;
assign name=name_reg;

第二种方法有什么好处吗？

lwukang · 发表于 2013-5-16 12:59:21

回复 1# 284294022
我记得好像你写的是直接在端口定义处写，这个是2001标准支持的，
下面的是95标准的，可能你看的书都是以95的风格来吧。
具体你可以找找两个标准对照看下。

284294022 · 发表于 2013-5-16 14:47:44

本帖最后由 284294022 于 2013-5-16 14:49 编辑

回复 2# lwukang

thx。查了一下，果然如此

Malegby · 发表于 2013-5-16 23:20:29

其实没区别。。。。

yadog · 发表于 2013-5-17 16:42:12

其实没区别。。。。
Malegby 发表于 2013-5-16 23:20

登录/注册后可看大图

其实在语法上有根本区别

output name；指明了name是wire型
output reg name;指明了name是wire型

作为一个输出信号，建议优先以reg型输出

Malegby · 发表于 2013-5-17 19:19:01

回复 5# yadog

我想你看掉了在output name下面有一个对于name的reg声明

wat__fir · 发表于 2013-5-20 15:48:25

两个是一样的，只不过你的写法是verilog-2001标准的
也许第二种写法显得代码量大一点吧

poiu_elab · 发表于 2013-5-21 09:32:43

综合出的电路无差

yadog · 发表于 2013-5-21 15:00:34

回复 yadog

我想你看掉了在output name下面有一个对于name的reg声明
Malegby 发表于 2013-5-17 19:19

登录/注册后可看大图

从lz贴出来的代码看， name和name_reg是两个信号

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