xilinx fifo ip核 empty信号出错求指导

iyama · 发表于 2013-5-14 11:28:21

本帖最后由 iyama 于 2013-5-14 11:42 编辑

会不会输入位宽8，输出位宽32/40？就是输入输出位宽不一样

liu2406 · 发表于 2013-5-14 14:18:44

fifo 的 ip 没有问题。这个是empty 同步以后会出现delay，，如果你是mcu访问这个fifo 是否 empty 你需要加一组 empty 和 full 信号专门给mcu 看，，属于，同步和异步的问题

dandan8668 · 发表于 2013-5-14 15:19:37

支持楼上的要是Xilinx的IP的话肯定不会有问题！！这个应该是经过一段Delay后，才会显示

fan06081232 · 发表于 2013-5-15 09:24:46

回复 11# iyama

感谢位宽是一样的都是16位的

iyama · 发表于 2013-5-15 18:24:01

看来你只能再把这个ip生成一遍，看看有什么特别的地方。

windflood · 发表于 2013-5-16 10:15:47

查证一下wr_en是高有效还是低有效

19890807ql · 发表于 2014-4-12 16:50:14

请问楼主问题解决了吗？我也遇到了一样的问题。。。纠结死了。。。

gg9132qq · 发表于 2014-4-12 20:44:34

程序是不会骗人的
看手册在看看你的复位信号
复位信号之后的4个周期左右FIFO的信号都是高电平
也就是这段时间不要操作fifo

yuhenmang · 发表于 2014-4-13 08:18:11

看IP SPEC默认不设置的话，复位full，empty信号都会拉高一段时间，复位信号完成同步以后，empty信号才会接触

六大三粗 · 发表于 2014-4-13 12:58:11

回复 7# fan06081232

你自己去xilinx官网的Q&A上面找这样的问题，关键字是FIFO和EMPTY，然后你就明白了。。。Xilinx官网回答的很详细！

[求助] xilinx fifo ip核 empty信号出错求指导