xilinx fifo ip核 empty信号出错求指导

xushuai_hit53 · 发表于 2014-4-14 08:46:31

看看你的时钟线，是不是写的时钟和主时钟不一样，fifo的时钟慢，写的时钟速度快。

xushuai_hit53 · 发表于 2014-4-14 08:49:18

通过你的写使能信号，写的有问题，注意下，尽量写使能信号只保持一个时钟。

jm2000 · 发表于 2014-4-14 09:02:38

应该是异步FIFO的保护措施吧；这里的空和满都不是绝对的空和满；而是为了避免你产生错误的操作而提供的空和满信号；可以看看异步FIFO的论文，只要保证数据的安全，空满信号是有余量的；

shenxiulei · 发表于 2014-8-26 21:18:43

从新产生个IP核测试下

goswami · 发表于 2014-8-26 22:45:27

这个有两个可能： 1 仿真时间单位和精度没有设置； 2 是verilog仿真时用了vhdl的仿真库

lanyexyz · 发表于 2015-7-25 14:10:05

不知道楼主的问题是怎么解决的？我最近也遇到了这个问题。我与发现FIFO的wr_clk和rd_clk有关系。

Cuppi · 发表于 2016-9-8 10:32:39

本帖最后由 Cuppi 于 2016-9-8 11:01 编辑

楼主请问解决了吗？我也遇到这个问题了，写进去过一会儿才会拉低空信号

南宫恨 · 发表于 2016-9-8 11:10:33

异步fifo就是这样，满和空都不会是准确的空满，都会多几个cycle，但是不会出现满空却没有把空满信号拉起来的情况

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