急急急~~~马上出片，求教LVS，望大家多多指点啊~

Alicezw

回复 40# Synopsys-IC

我最近也在捣鼓数模混合的东西，你的core都是数字的，要方便很多了，而我有数字有模拟的，数字的端口还是超级多。我也是个菜鸟，说说自己的一点点想法吧。
你的设计不是很复杂，端口也不是很多，可以自己写个TOP层的网表，个人感觉按照.spi的格式写就好了，而您说的数字部分的网表是.spi格式的，模拟的PAD是.cdl格式的，其实这个没关系的，在顶层直接INCLUDE就好了。所以您现在主要是看TOP层的网表该怎么写，或者可是尝试整体做后端。

zh1898

回复 1# Synopsys-IC

按照LZ的说法，可以手工写一个top.cdl，内容如下即可：
*.GLOBAL VDD VSS
*.GLOBAL DVDD DVSS
*.CONN VDD DVDD
*.CONN VSS DVSS

.include ./analog.cdl;;;模拟部分模块的网表
.include ./digital.cdl;;;数字部分模块的网表

PS：貌似LZ的LVS没过就tape out，表示不理解

Synopsys-IC

回复 41# Alicezw


    希望大家以后多多交流哦~你的想法那些都有想到，最好的处理肯定是模拟那边把PAD抽取一下生成lef文件然后做整体的PR，但是模拟那边不同意，还是希望我这边自行处理，所以现在看来只有自己去编写top层的网表然后自己跑LVS，但是我对这个网表的编写还是不太明白，如果按照spi去编写应该如何处理里面的一些实例化的数据，如果是cdl貌似需要引入器件的宽长比，所以希望这个能跟大家一起交流一下

Synopsys-IC

回复 42# zh1898


    兄台你这个只是把电源地连接在一起了，而数字和模拟的IO还是没有连接关系，这个数字和模拟的IO连接的写法可能才是我最想知道的；
    然后我说一下为什么没有LVS就Tapout了，因为我数字的IO接口很少，可能就20个，只需要把它与对应的PAD相连接就可以了，所以问题不是很大就没有去跑LVS了

陈华009

这样做吧，反正我这样可以。
版图：将模拟的以模块形式导入到你的数字版图中，对应连接起来。留下整个数模完整版图，做lvs分析。
网表：将模拟的cdl文件‘include到数字cdl文件中，作为一个子电路模块。改变数字顶层模块的输入输出为当前版图中的输入输出，将原来独立的数字信号与模拟对接

Cadence—IC

回复 45# 陈华009


    LZ说了,模拟那边不提供抽取模拟PAD的lef文件,如果没有怎么去做数字和模拟的整体PR?所以这样还是说的以前那种办法,关于顶层netlist还是没结果......

陈华009

不是用PAD做PR，是将做好的数字版图与模拟相连接就可以了

陈华009

回复 46# Cadence—IC

不要lef文件，只需要cdl文件就ok，这个与数模混合仿真思路相似

Cadence—IC

回复 48# 陈华009


    还请指教啊~~都没听说过cdl文件如何整合，现在lz说得是一个是.spi和一个是.cdl如何做到你所说的方法呢？

Rucas

回复 49# Cadence—IC


   SP file和cdl file没有冲突啊，在sp file中直接include cdl file或者在cdl file 中include sp file就好了