VHDL中的一个进程小问题

HADIST · 发表于 2013-4-25 17:11:03

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在一个设计里面看到这样一段代码！

敏感信号是160M的时钟，进程里面判断的是40M的时钟的上升沿！！！这是什么情况？

process(clk160m,re)

begin

if rising_edge(clk40m)then

re_d1<=re;

re_d2<=re_d1;

end if;

end process;