FIFO IP核最后一个数据读不完，怎么回事？

最后的和弦 · 发表于 2013-3-25 20:15:10

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RT今天有同事跟我说，他调用了ise里面异步FIFO核，但是每次总是读不出最后一个数据，要等下一次才能读出来，仿真时发现empty标志提前一个周期出现，他说FIFO之前的模块绝对没有问题，于是我也想不通，请问各位大侠这是怎么一回事。。。

chen.terry · 发表于 2013-3-25 20:46:06

FIFO设置有问题？我在12.1版本里面使用FIFO的时候，满标志不正常，还有最好不要使用异步FIFO，最好是同一个时钟，然后通过wr和rd信号写入读取。

西湖水 · 发表于 2013-3-25 20:52:51

是否是你的读使能信号提前拉低，导致最后一个数据没有读出，等到下次有新的数据写入后才能再次读出？

最后的和弦 · 发表于 2013-3-26 09:22:12

感谢楼上二位，顺便弱弱问一句，ISE的ip核应该都是没问题的吧？我同事怀疑是ip核问题，我又不敢妄下论断

abc2005211 · 发表于 2013-3-26 12:56:03

回复 4# 最后的和弦

你使用的fifo肯定是 read width > write width 。是不是？

eaglelsb · 发表于 2013-3-26 14:53:37

IP没有问题，空满的设置可以改下条件看看，试试program empty，设置的深度为0或1再看看，

最后的和弦 · 发表于 2013-3-26 20:06:29

read width = write width,program empty空满条件只能变大，没法变小了，默认已经是最小了。。。。

chunlei9924 · 发表于 2014-12-16 22:40:21

我也遇到同样问题，只不过我是第一个数读不出来，总是从我写入的第二数开始读出。
软件没问题，在cycloneII时正常的，但在cycloneIII时就不行了。
有遇到过并解决的吗？

yc2711550 · 发表于 2015-3-22 22:03:43

回复 1# 最后的和弦

你好，我也遇到你这个问题，不知道最后你是怎么解决的

glace12123 · 发表于 2015-3-22 23:34:07

谁说xilinx没有bug的，本身FIFO generater这个东西，有些版本就是有bug，建议楼主换成vivado，如果还有问题，建议去找个FAE问问，他们对这些基础模块的问题很重视的，毕竟是丢脸的事情

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