做时钟树的问题

abc31978 · 发表于 2013-2-5 21:21:44

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

我碰到一个工艺，做时钟树用的cell buffer与inverter在同一个单元上也就是说有一个输入两个输出，这两个输出逻辑互反。但是这个cell在做时钟树的时候，工具不认它，难道哪里还要设置一下？

joemool · 发表于 2013-2-5 22:04:12

嗯，这种case我看到过。有些customer会自己设计一个比较大的module，从clock root过来的时钟信号进入这个大module，然后分别从不同的时钟输出端连接到各自的clock domain。这种大module可能是很多个buffer或者inverter组成，并且被例化为一个inst。当CTS进行trace clock时，clock phase可能无法通过这个inst，arc没法传递下去。
因此，这很难说是tool的bug，还是设计本身的问题。如果tool无法自行run下去，那就按照这个inst的逻辑，自行修改一下网表。

陈涛 · 发表于 2013-2-6 00:43:46

这种“两个输出逻辑互反”的buf是为差分时钟设计的，一般不需要用它
难道库里没有普通的clock buffer 吗？

abc31978 · 发表于 2013-2-6 21:28:16

没有看到其他clock buffer 。是不是只能用其他buffer与inverter了？

陈涛 · 发表于 2013-2-7 00:15:02

找rise/fall slew/delay相近的buf/inv

kawo · 发表于 2013-3-22 09:57:35

低速,对功耗要求高的时候,做时钟树是用inverter or clkbuffer ,那个功耗可能会更低点??

yahemao123 · 发表于 2013-3-25 23:56:30

回复 6# kawo

buffer吧，你可以看一下库里cell的area，两个inv应该比一个buffer大

[求助] 做时钟树的问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1