TimeQuest约束

whyyxn

我在CYCLONE II上做了一个实验，工具Quartus 11.1,RTL简单如图片
我写了几行约束：：：：
## ------------ 约束时钟 --------------------------------------------------------
create_clock -name {clk} -period 5.000 -waveform { 0.000 2.500 } [get_ports {clk}]
## ------------ 约束生成时钟 --------------------------------------------------------
create_generated_clock -name clk_200m -source [get_pins {PLL0|altpll_component|pll|inclk[0]}] -duty_cycle 50.000 -multiply_by 1 -master_clock {clk} [get_pins {PLL0|altpll_component|pll|clk[0]}]
## ------------ 约束输入延时 --------------------------------------------------------
set_input_delay -max -clock [get_clocks {clk}]  3.000 [get_ports {idata*}]
set_input_delay -min -clock [get_clocks {clk}]  2.500 [get_ports {idata*}]
set_input_delay -max -clock [get_clocks {clk}]  3.000 [get_ports {en}]
set_input_delay -min -clock [get_clocks {clk}]  2.500 [get_ports {en}]
在输入延时这里，我疑惑get_clocks 这里是应该取端口的时钟clk，还是取锁相环输出来的时钟clk_200m呢？内部寄存器用的是clk_200m来采样的；
还有，上面这些输入已经约束set_input_delay了，是否还需要用Set Maximum Delay和Set Minimum Delay来约束，因为我发现idata都已经满足时序要求，
但是en没有满足

加油99

这样试一试：
产生一个虚拟时钟v_clk：
create_clock -name v_clk -period 5.000
在输入延时里，用v_clk 。

加油99

回复 3# chen851112


    我猜楼主只是想用这段代码研究一下TimeQuest时序约束。

云海孤鸿

A家的东西不懂，嘿嘿