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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 关于后仿真中遇到的hold time的负值问题(已解决供参考） ...
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查看: 7197|回复: 12

[解决] 关于后仿真中遇到的hold time的负值问题(已解决供参考）

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zeushuang
发表于 2013-1-17 14:24:42 | 显示全部楼层 |阅读模式

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本帖最后由 zeushuang 于 2013-2-28 15:27 编辑

各位，我在进行后仿真的时候，发现后仿真报了一个$setuphold的timing violation，检查limits发现，其limits为（0.3，-0.2）。

hold time的limits有时候为正值，有时候为负值，现在想请教下，其负值该怎么解释比较合理？
hold, negative, SDF, setup, violation

相关帖子
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zeushuang
 楼主| 发表于 2013-1-17 15:22:33 | 显示全部楼层
没人知道吗？还是没人遇到？自己顶！
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zeushuang
 楼主| 发表于 2013-1-18 12:31:20 | 显示全部楼层
up，自己顶！
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xjg@hmes
发表于 2013-1-18 12:45:57 | 显示全部楼层
回复 3# zeushuang


    以前有帖子讨论过，自己搜一下
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legend03u8z
发表于 2013-1-19 16:18:12 | 显示全部楼层
是不是可以解释成在cell内时钟路径比数据路径要长呗？
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icfbicfb
发表于 2013-1-19 21:48:14 | 显示全部楼层
sta 如果hold 修干净的话， 就要看后仿真结果了，
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zeushuang
 楼主| 发表于 2013-1-22 11:32:42 | 显示全部楼层


回复  zeushuang


    以前有帖子讨论过，自己搜一下
xjg@hmes 发表于 2013-1-18 12:45

                               
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    论坛的帖子搜过了，全部看过，没有给出hold time的负值该如何理解的正确回答。
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zeushuang
 楼主| 发表于 2013-1-22 14:59:40 | 显示全部楼层
继续顶，版主在吗？
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messiwang2011
发表于 2013-1-30 13:05:16 | 显示全部楼层
版主 求解答 不懂啊
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plummer
发表于 2013-1-31 14:15:06 | 显示全部楼层
答案见
http://bbs.eetop.cn/thread-372543-1-2.html
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