关于synplify FPGA综合时关于Clock Gate 的问题

一力为侵 · 发表于 2013-1-11 17:21:13

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关于synplify FPGA综合时关于Clock Gate 的问题在做ASIC的时候常做Clock Gate 来关闭空闲IP
来降低功耗，但是这个功能在ASIC中通过工艺相关的IP实现，在FPGA 做Emulation时想实现该功能，
但是印象中FPGA用的全局时钟树结构，怎么做Clock Gate 另外写一个逻辑来实现吗，如果

另外写一个行为逻辑，在FPGA具体实现上是怎么样的，是否完全靠 routing resources 实现了?
如果是的话在synplify_primer_dp中的Fix Gated Clock 和 Fix Generated Clock会对其做怎样的优化？

xilinx vertex 4的板子 xilinx 是否允许用户干预全局时钟树..?

各位兄弟，只要有想法就请留下看法。谢谢。。。

Timme · 发表于 2013-1-11 17:48:22

xilinx没法做clock gating setup/hold检查。。。节哀

一力为侵 · 发表于 2013-1-11 18:34:40

回复 2# Timme

愿闻其详...

tomtom200 · 发表于 2013-1-11 23:21:29

可以试试

一力为侵 · 发表于 2013-1-15 13:52:50

路过的各位有何看法？

flywind7 · 发表于 2013-1-15 17:34:49

回复 1# 一力为侵

楼主是做ASIC的FPGA验证吧？我也是做这个，同时也要实现AISC中的gated clk。
使用synplify综合，勾选fixed gated clk。该选项会将门控时钟改为时钟使能，即用规模换取时钟同步：

synplify中fixed gated clock实现

当gated clock之后的触发器太多时，synplify不可能完全同步gated clock。fixed的结果可以在log中查到。
当gated clock不能修正时，很可能gated clock前后形成两个时钟，这时候就靠在implemention中加约束，尽量将关键的时钟放到全局时钟上。全局时钟可以手工例化，但效果很差，会影响到其他部分的布局布线，不建议使用。
当geted clock增加到一定数量时，工具无法满足时序要求。我的做法是减少gated clock数量，减少的gated clock部分让digital仿真验证去吧，我没办法了。

arccosx · 发表于 2013-1-16 13:58:33

对这个不是很了解，学习了。..........
不过看上面的意思是FPGA中会将clock的门控信号改成使能信号？

flywind7 · 发表于 2013-1-16 16:36:06

回复 7# arccosx

是这样，工具自己做。

pinpinse · 发表于 2013-1-18 15:31:57

fpga不适合实现asic中的复杂clock gating电路，因此在fpga中我们不做gating

一力为侵 · 发表于 2013-1-21 10:56:48

回复 6# flywind7

非常感谢你的建议，回答很赞！谢谢...

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