关于synplify FPGA综合时关于Clock Gate 的问题

一力为侵 · 发表于 2013-1-21 10:56:57

回复 6# flywind7

非常感谢你的建议，回答很赞！谢谢...

一力为侵 · 发表于 2013-1-21 11:19:01

回复 6# flywind7

兄弟我在用synplify综合的时候报了warning如下：

捕获.PNG

我检查了相关的 gated_cell的输出逻辑确定有负载的，这个问题你是否遇到过？

synplify的RTL view中存在相关的逻辑的，在technology view中这部分就被remove了

何解？

以上谢谢...

magicwind · 发表于 2013-1-22 00:18:18

本帖最后由 magicwind 于 2013-1-22 00:19 编辑

如果想关掉时钟可以让时钟先过一个pll 不使用时将输出关断

curapika_hb · 发表于 2013-1-22 08:37:45

fpga中是不能使用门控时钟的

一力为侵 · 发表于 2013-1-22 16:27:43

更进一步了解问题之后，现在的问题描述如下：
when i use FPGA to do verification about ASIC's gated clock, this issues (clock gating) occurred , i use synplify_perimer_dp to synthesis ,

when i set "Fix Gated Clocks" as '0' the geted cell logic was existed exactly , but when i set "Fix Gated Clocks" as '3'
my geted cell module was removed,by waring:

"Removing sequential instance X of view:X because there are no references to its outputs "

I have checked all outputs from the module ,all of them are connected correctly

somebody help me ,thans a lot ...

lanshy · 发表于 2013-2-1 10:39:56

看起来很高深的样子

jeffyking · 发表于 2013-2-18 15:15:40

将gate clock cell的属性改为“keep”，再跑synthesis看看。应该不会被remove。但是要跑下post syn仿真，确保出来的网表没啥问题

xiajinminyu · 发表于 2013-10-28 15:10:10

学习了，谢谢

aboels3ood · 发表于 2013-10-30 00:48:11

thank u

kmmy · 发表于 2014-2-20 16:35:22

回复 1# 一力为侵

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