大家有了解intel的speed step技术的吗（PLL）？欢迎讨论

lwjee

现在想通过PLL实现这么一个功能：类似于intel CPU中的时钟可以根据环境改变频率，比如当CPU空闲时，可以慢慢降低CPU的时钟速度，并同时保持CPU正常工作，以减小功耗。对于没用tune（没有多个子带）的PLL可以慢慢的改变PLL反馈分频系数，使VCO频率和相位不会有大的ripple，（问题1）这样是否可以？
但是如果VCO有多个子带，那么这样改变VCO频率时必然导致VCO在不同子带之间的切换，这样会导致VCO频率大的阶跃，是无法接受的，（问题2）这怎么克服呢？

（问题3）或许我对speed step的理解也有问题，intel的speed step 具体是不是我描述的情况？我就是想得到一个比较smooth频率改变，希望大家讨论，指教！谢谢！

fuyibin

fractional-N PLL可以连续调频，一般ssc只调5000ppm~10000ppm,你这个就是范围要大一些，保持锁定应该没问题

lwjee

回复 2# fuyibin


    谢谢，多子带VCO的PLL可以连续调频吗？

ygchen2

   

回复  fuyibin


    谢谢，多子带VCO的PLL可以连续调频吗？
lwjee 发表于 2012-11-11 09:50

                               
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有可能，设计会麻烦些，但弄不好频率会突变。。。

lwjee

回复 4# ygchen2


    对啊，我感觉频率也会突变，这怎么办呢？

zerowr

我只知道intel以前有个做pll的牛人，回国创业了，好像公司叫皓凯，如果能联系上里面的人，应该可以问到。不过个人觉得子频段切换，如果只有优化，无论怎样也达不到100%无缝吻合，从而导致输出的时钟可能对其他电路时序造成紊乱。是否要计算一下对于相位突变的要求，然后再做打算？

semico_ljj

新的试点，关注

ygchen2

   

回复  ygchen2


    对啊，我感觉频率也会突变，这怎么办呢？
lwjee 发表于 2012-11-11 13:14

                               
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做好了，应该可以避免明显突变。。。需要一些办法做好过渡，因设计而定。。。

lwjee

用ADPLL应该容易实现

jinlilijin

我记得intel 控制功耗的频率源是通过占空比为50%的频率信号控制的，不是你说的控制相位。
另外，现在的电子电路中控制功耗都是通过直接控制带使能的锁相环，很少是通过控制频率的。
控制频率渐变都是在雷达系统中，线性调频和非线性调频中使用